motor de IA

Un motor de IA es el núcleo computacional de los sistemas de inteligencia artificial y se utiliza para la inferencia de IA. También puede referirse a una arquitectura de computación específica creada por AMD (anteriormente por Xilinx , adquirida por AMD en 2022 ^{[ 1 ]} ).

En el ámbito de la inferencia de IA, un motor de IA consta de capas de software que ejecutan cargas de trabajo de IA y gestionan la memoria y la planificación, lo que simplifica el desarrollo de aplicaciones.

El motor de IA de AMD se usa comúnmente para optimizar operaciones de álgebra lineal (como la multiplicación de matrices ), ^{[ 2 ]} para algoritmos de inteligencia artificial , ^{[ 3 ]}^{[ 4 ]} procesamiento de señales digitales , ^{[ 5 ]} y, más generalmente, para computación de alto rendimiento . ^{[ 6 ]}^{[ 7 ]} Los primeros productos que contenían motores de IA fueron las plataformas de aceleración de computación adaptativa Versal, ^{[ 8 ]} que combinan motores escalares, adaptables e inteligentes conectados a través de una red en chip (NoC) . ^{[ 9 ]}

Los motores de IA han evolucionado significativamente junto con las cargas de trabajo de computación modernas , con desarrollos específicamente enfocados en acelerar las aplicaciones de IA . La arquitectura básica de un solo motor de IA integra procesadores vectoriales y procesadores escalares para implementar capacidades de instrucción única, datos múltiples (SIMD) ^{[ 10 ]}^{[ 11 ]} . Los motores de IA se integran con otro hardware como FPGA, CPU y GPU para admitir computación heterogénea de alto rendimiento en varios dominios. ^{[ 12 ]}^{[ 13 ]}^{[ 14 ]}

Etimología

Según AMD, si bien la arquitectura puede utilizarse para inteligencia artificial, la "IA" en "motor de IA" no es un acrónimo de inteligencia artificial ni de ningún otro término. ^{[ 15 ]}

Historia

La arquitectura fue lanzada originalmente por Xilinx, Inc., una empresa especializada en matrices de puertas programables en campo (FPGA). ^{[ 16 ]} Su objetivo inicial era acelerar el procesamiento de señales y, más generalmente, las aplicaciones donde el paralelismo de datos podría ofrecer mejoras significativas. Inicialmente, los motores de IA se lanzaron combinados con una capa FPGA en las novedosas plataformas Versal. ^{[ 8 ]} Los sistemas iniciales, el VCK190 y el VCK5000, contenían 400 motores de IA en su capa de motores de IA, conectados a través de un VC1902. Para la conectividad, esta clase de arquitectura dependía de una innovadora red en chip (Network on Chip), una conectividad de alto rendimiento diseñada para convertirse en la conectividad central de la arquitectura FPGA moderna. ^{[ 9 ]}

En 2022, el proyecto del motor de IA cambió cuando Xilinx fue adquirida oficialmente por AMD , ^{[ 1 ]} una empresa estadounidense activa en el mercado de la arquitectura informática. Los motores de IA se integraron con otros sistemas informáticos para abarcar una gama más amplia de aplicaciones, encontrando beneficios al considerar las cargas de trabajo de IA. De hecho, aunque la arquitectura Versal demostró ser potente, era compleja y desconocida para un amplio segmento de la comunidad académica e industrial. ^{[ 12 ]} Por esta razón, AMD, junto con desarrolladores externos, comenzó a lanzar conjuntos de herramientas y pilas de software mejorados destinados a simplificar los desafíos de programación que planteaba la plataforma, apuntando a la productividad y la programabilidad. ^{[ 17 ]}^{[ 18 ]}^{[ 19 ]}^{[ 20 ]}

Consciente de las necesidades de carga de trabajo de IA, en 2023, AMD anunció el motor de IA ML (AIE-ML), ^{[ 21 ]} la segunda generación de dicha arquitectura. Añadió soporte para tipos de datos específicos de IA como bfloat16 , ^{[ 22 ]} un tipo de datos común para aplicaciones de aprendizaje profundo. La versión conservó las mismas capacidades de procesamiento vectorial de la instancia anterior pero con memoria ampliada para admitir más cálculos intermedios. ^{[ 23 ]} A partir de esta generación, AMD integra motores de IA con otras unidades de procesamiento como CPU y GPU, que se incorporan en los modernos procesadores Ryzen AI. En estos sistemas, los motores de IA se denominan generalmente Compute Tiles: bloques de procesamiento autónomos diseñados para ejecutar de manera eficiente cargas de trabajo de IA y procesamiento de señales. Estos bloques se integran con otros tipos de tiles, ^{[ 17 ]}^{[ 24 ]} a saber, Memory tile y Shim tile. El aparato que contiene los tres tipos de teselas interconectadas se llama XDNA ^{[ 25 ]} , y su primera generación, denominada XDNA 1, se lanzó para PCs Ryzen AI Phoenix. Junto con este lanzamiento, AMD prosigue la investigación sobre programabilidad, publicando Riallto como herramienta de código abierto ^{[ 26 ] .}

En una línea similar, a finales de 2023 y principios de 2024, AMD anunció XDNA 2, junto con la serie Strix de arquitecturas Ryzen AI. ^{[ 27 ]}^{[ 28 ]} A diferencia de la primera generación de arquitecturas XDNA, la segunda ofrece más unidades para abordar la enorme carga de trabajo de los sistemas de aprendizaje automático. Nuevamente, para mantener los esfuerzos en el lado de la programabilidad, AMD lanzó la cadena de herramientas de software Ryzen AI de código abierto , que incluye las herramientas y las bibliotecas de tiempo de ejecución para optimizar e implementar la inferencia de IA en la PC Ryzen AI. ^{[ 25 ]}

A medida que las aplicaciones de procesamiento neuronal y aprendizaje profundo se expanden a través de diversos dominios, los investigadores y profesionales de la industria clasifican cada vez más las arquitecturas XDNA como unidades de procesamiento neuronal (NPU). Sin embargo, el término incluye todas aquellas arquitecturas específicamente diseñadas para cargas de trabajo de aprendizaje profundo ^{[ 29 ]} y varias empresas, como Huawei ^{[ 30 ]} y Tesla ^{[ 31 ]} , están proponiendo su propia alternativa. ^{[ 30 ]}^{[ 31 ]}

Arquitectura de hardware

mosaico del motor de IA

Un único motor de IA es un procesador VLIW de 7 vías ^{[ 11 ]}^{[ 32 ]} que ofrece capacidades vectoriales y escalares, lo que permite la ejecución paralela de múltiples operaciones por ciclo de reloj. La arquitectura incluye una unidad vectorial de 128 bits de ancho capaz de ejecutar SIMD (Instrucción Única, Datos Múltiples) , una unidad escalar para lógica de control y secuencial, y un conjunto de unidades de carga/almacenamiento para el acceso a la memoria. El tamaño máximo del registro vectorial es de 1024 bits, lo que da lugar a tamaños vectoriales variables según el tipo de datos. ^{[ 32 ]}

En la primera generación, cada bloque del motor de IA tiene una memoria de 32 KB para cargar cálculos parciales y 16 KB de memoria de programa . ^{[ 32 ]}

Los motores de IA son arquitecturas de planificación estática . La planificación estática a menudo produce una explosión de código, lo que requiere la optimización manual de los núcleos del motor de IA para mitigar este efecto. ^{[ 20 ]}^{[ 11 ]}

El lenguaje de programación principal para un único motor de IA es C++ , utilizado tanto para la declaración de conexión entre múltiples motores como para la lógica del núcleo ejecutada por un módulo específico del motor de IA. ^{[ 33 ]} Sin embargo, diferentes cadenas de herramientas pueden ofrecer soporte para otros lenguajes de programación, orientados a aplicaciones específicas u ofreciendo automatización. ^{[ 20 ]}

Primera generación: la capa del motor de IA

En la primera generación de sistemas Versal, cada motor de IA está conectado a otros motores a través de tres interfaces principales: cascada, memoria y flujo. Cada una representa un posible mecanismo de comunicación entre los motores de IA. ^{[ 6 ]}

La capa del motor de IA de los primeros sistemas versales combinaba 400 motores de IA. ^{[ 34 ]} Cada motor de IA tiene 32 KB de memoria, que se puede ampliar hasta 128 KB utilizando la memoria de los motores vecinos. Esto reduce el número de núcleos de cómputo reales, pero garantiza una mayor memoria de datos. ^{[ 8 ]}^{[ 20 ]}

Cada motor de IA puede ejecutar una función independiente o múltiples funciones mediante la multiplexación temporal . La estructura de programación utilizada para describir la instanciación, ubicación y conexión del motor de IA se denomina grafo AIE. El modelo de programación oficial sugerido por AMD requiere escribir dicho archivo en C++. Sin embargo, diferentes cadenas de herramientas de programación, tanto de empresas como de investigación, pueden admitir distintas alternativas para mejorar la programabilidad y/o el rendimiento. ^{[ 20 ]}^{[ 24 ]}

Para compilar la aplicación, la cadena de herramientas original se basa en un compilador de motor de IA de código cerrado que realiza automáticamente la colocación y el enrutamiento, a pesar de las indicaciones personalizadas que se pueden dar al escribir el gráfico AIE. ^{[ 35 ]}

Debido a que los motores de IA se integraron inicialmente solo en sistemas Versal, combinando módulos de motor de IA con la estructura FPGA y la conectividad de red en chip (NoC), esta capa ofrece comunicación directa tanto con la FPGA como con la NoC. Dicha comunicación debe especificarse tanto en el gráfico AIE, para garantizar una correcta ubicación de los motores de IA, como durante el diseño a nivel de sistema. ^{[ 20 ]}^{[ 7 ]}

Segunda generación: el motor de IA ML

La segunda generación de motores de IA de AMD, o motor de IA ML (AIE-ML), proporciona algunas modificaciones arquitectónicas con respecto a la primera generación, centrándose en el rendimiento y la eficiencia para cargas de trabajo de aprendizaje automático . ^{[ 23 ]}

AIE-ML posee casi el doble de densidad de computación por mosaico, mayor ancho de banda de memoria y admite de forma nativa tipos de datos con formatos optimizados para cargas de trabajo de inferencia de IA, como los formatos INT8 y bfloat . Estas optimizaciones permiten que el motor de segunda generación ofrezca hasta tres veces más TOPS por vatio que el motor de IA subyacente, que fue diseñado principalmente para cargas de trabajo intensivas en DSP y requería programación SIMD explícita y particionamiento de datos codificado manualmente. ^{[ 3 ]}

Publicaciones recientes de investigadores e instituciones ^{[ 36 ]} confirman que AIE-ML ofrece mayor escalabilidad, más memoria en chip y mayor potencia computacional, ^{[ 3 ]} lo que lo hace más adecuado para cargas de trabajo de inferencia de ML modernas basadas en el borde. Estos avances contrarrestan colectivamente las limitaciones de la primera generación. ^{[ 23 ]}

La documentación oficial identifica varias similitudes y diferencias clave entre las dos arquitecturas: ^{[ 23 ]}

XDNA 1

El XDNA es la capa de hardware que combina tres tipos de mosaicos: ^{[ 24 ]}^{[ 25 ]}

El módulo de cómputo (motor de IA ML) es responsable de ejecutar operaciones vectoriales y escalares.
El módulo de memoria es responsable de 512 KB de memoria local y calcula los movimientos de datos específicos de cada patrón para las solicitudes de obtención del módulo de cómputo ascendente.
El ShimTile , que gestiona la interacción con la memoria del host, controla el intercambio de datos entre los Tiles de Memoria y de Cómputo.

La arquitectura XDNA se combina con otras capas arquitectónicas, como CPU y GPU, para las arquitecturas Ryzen AI Phoenix, que componen la línea de productos AMD para cargas de trabajo de inferencia e IA energéticamente eficientes. ^{[ 24 ]}

XDNA 2

La segunda generación de capas XDNA está integrada en la arquitectura Ryzen AI Strix y los documentos oficiales del fabricante afirman que está específicamente diseñada para cargas de trabajo de inferencia LLM. ^{[ 25 ]}

Herramientas y modelo de programación

El principal entorno de programación para el motor de IA, oficialmente compatible con AMD, es el flujo Vitis, que utiliza la cadena de herramientas Vitis para programar el acelerador de hardware. ^{[ 33 ]}^{[ 37 ]}^{[ 7 ]}

Vitis ofrece soporte tanto para desarrolladores de hardware como de software en un entorno de desarrollo unificado, que incluye síntesis de alto nivel, flujos basados en RTL y bibliotecas específicas de dominio. ^{[ 38 ]} Vitis permite implementar aplicaciones en plataformas heterogéneas, incluidos motores de IA, FPGA y procesadores escalares. ^{[ 38 ]}

Las arquitecturas más recientes están adoptando un enfoque de diseño que utiliza Vitis para el diseño de hardware e IP, mientras que se apoya en Vivado para la integración del sistema y la configuración del hardware. Vivado, ^{[ 39 ]} también parte del ecosistema de herramientas de AMD, se utiliza principalmente para el diseño RTL y la integración de IP, y ofrece un entorno de diseño basado en GUI para construir diseños de bloques y gestionar la síntesis, la implementación y la generación de flujos de bits. ^{[ 39 ]}

Para la capa del motor de IA, el lenguaje de programación principal para un único motor de IA es C++, utilizado tanto para la declaración de conexión entre múltiples motores como para la lógica del núcleo ejecutada por un módulo específico del motor de IA. ^{[ 33 ]}

cadenas de herramientas de investigación

Paralelamente a los esfuerzos de la empresa por proponer modelos de programación, flujos de diseño y herramientas, los investigadores también han propuesto sus propias cadenas de herramientas orientadas a la programabilidad, el rendimiento o la simplificación del desarrollo para un subconjunto de aplicaciones. ^{[ 20 ]}^{[ 40 ]}^{[ 24 ]}^{[ 19 ]}

Algunas de las principales cadenas de herramientas de investigación se describen brevemente a continuación: ^{[ 41 ]}^{[ 20 ]}^{[ 40 ]}^{[ 19 ]}

IRON es una cadena de herramientas de código abierto desarrollada por AMD en colaboración con varios investigadores. La cadena de herramientas IRON utiliza MLIR como su representación intermedia. ^{[ 41 ]} A nivel de usuario, IRON permite una API de Python para colocar y orquestar múltiples motores de IA. Este código Python se traduce a MLIR utilizando uno de los dos backends posibles: un backend basado en Vitis o un backend de código abierto que utiliza el compilador Peano. ^{[ 24 ]} IRON aún depende de C++ para el desarrollo del kernel, admitiendo todas las API del flujo de desarrollo estándar del kernel del motor de IA. ^{[ 24 ]}
ARIES (Un flujo de compilación ágil basado en MLIR para dispositivos reconfigurables con motores de IA) presenta un modelo de programación de alto nivel basado en bloques y una representación intermedia MLIR compartida que abarca tanto los motores de IA como la arquitectura FPGA. Representa el paralelismo a nivel de tarea, bloque e instrucción en MLIR y admite pasadas de optimización globales y locales. ARIES genera código C++ compacto para los núcleos de los motores de IA y la lógica de movimiento de datos, lo que permite la especificación del núcleo a través de Python. ^{[ 20 ]}
EA4RCA está dirigido a una subclase especializada de algoritmos: algoritmos regulares que evitan la comunicación. EA4RCA introduce un entorno de diseño optimizado para la heterogeneidad de Versal, haciendo hincapié en el rendimiento del motor de IA y las abstracciones de transmisión de datos de alta velocidad. EA4RCA está dirigido a algoritmos que exhiben patrones de comunicación regulares para aprovechar al máximo el paralelismo y las jerarquías de memoria en la plataforma Versal. ^{[ 40 ]}
CHARM es un marco de trabajo para componer múltiples aceleradores de multiplicación de matrices diversos que trabajan simultáneamente en diferentes capas dentro de una misma aplicación. CHARM incluye modelos analíticos que guían la exploración del espacio de diseño para determinar las particiones de los aceleradores y la programación de las capas. ^{[ 19 ]}

Véase también

Referencias

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Lecturas adicionales

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Enlaces externos

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