Conjunto de instrucciones de manipulación de bits x86

Los conjuntos de instrucciones de manipulación de bits ( conjuntos BMI ) son extensiones de la arquitectura del conjunto de instrucciones x86 para microprocesadores de Intel y AMD . El objetivo de estos conjuntos de instrucciones es mejorar la velocidad de manipulación de bits . Todas las instrucciones de estos conjuntos no son SIMD y operan únicamente en registros de propósito general .

Intel publicó dos conjuntos: BMI (ahora conocido como BMI1) y BMI2; ambos se introdujeron con la microarquitectura Haswell , con BMI1 ofreciendo características similares a las del conjunto de instrucciones ABM de AMD y BMI2 extendiéndolas. AMD publicó otros dos conjuntos: ABM ( Manipulación avanzada de bits , que también es un subconjunto de SSE4a implementado por Intel como parte de SSE4.2 y BMI1) y TBM ( Manipulación de bits de seguimiento , una extensión introducida con los procesadores basados ​​en Piledriver como una extensión de BMI1, pero descartada nuevamente en los procesadores basados ​​en Zen ). ^{[ 1 ]}

AMD fue la primera en introducir las instrucciones que ahora forman parte de BMI1 de Intel como parte de su conjunto de instrucciones ABM ( Manipulación Avanzada de Bits ), y posteriormente añadió soporte para las nuevas instrucciones BMI2 de Intel. Actualmente, AMD anuncia la disponibilidad de estas características a través de las cpuflags BMI1 y BMI2 de Intel e indica a los programadores que las utilicen como objetivo. ^{[ 2 ]}

Si bien Intel considera POPCNTcomo parte de SSE4.2 y LZCNTcomo parte de BMI1, tanto Intel como AMD anuncian la presencia de estas dos instrucciones individualmente. tiene una bandera CPUIDPOPCNT separada con el mismo nombre, e Intel y AMD usan la bandera de AMD para indicar soporte (ya que combinada con BMI1 y BMI2 completa el conjunto de instrucciones ABM ampliado). ^{[ 2 ] [ 3 ]}ABMLZCNTLZCNT

LZCNTestá relacionada con la BSRinstrucción Bit Scan Reverse ( ), pero establece los indicadores ZF (si el resultado es cero) y CF (si la fuente es cero) en lugar de establecer ZF (si la fuente es cero). Además, produce un resultado definido (el tamaño del operando fuente en bits) si el operando fuente es cero. Para un argumento distinto de cero, la suma de LZCNTlos BSRresultados es el ancho de bits del argumento menos 1 (por ejemplo, si el argumento de 32 bits es 0x000f0000, LZCNT da 12 y BSR da 19).

La codificación LZCNTes tal que si ABM no es compatible, entonces BSRse ejecuta la instrucción en su lugar. ^{[ 4 ] : 227}

Las instrucciones que aparecen a continuación son las que habilita el BMIbit en CPUID. Intel lo considera oficialmente LZCNTcomo parte de BMI, pero anuncia LZCNTcompatibilidad mediante la ABMbandera de características de CPUID. ^{[ 3 ]} BMI1 está disponible en los procesadores Jaguar , ^{[ 5 ]} Piledriver ^{[ 6 ]} y posteriores de AMD , y en los procesadores Haswell ^{[ 7 ]} y posteriores de Intel .

TZCNTes casi idéntico a la BSFinstrucción Bit Scan Forward ( ), pero establece los indicadores ZF (si el resultado es cero) y CF (si la fuente es cero) en lugar de establecer ZF (si la fuente es cero). Para un argumento distinto de cero, el resultado de TZCNTy BSFes igual.

Al igual que con LZCNT, la codificación de TZCNTes tal que si BMI1 no es compatible, entonces BSFse ejecuta la instrucción en su lugar. ^{[ 4 ] : 352}

Intel introdujo BMI2 junto con BMI1 en su línea de procesadores Haswell. Solo AMD ha producido procesadores que admiten BMI1 sin BMI2; BMI2 es compatible con la arquitectura Excavator de AMD y posteriores. ^{[ 11 ]}

TBM consiste en instrucciones complementarias al conjunto de instrucciones iniciado por BMI1; su naturaleza complementaria significa que no necesariamente deben usarse directamente, sino que pueden ser generadas por un compilador optimizador cuando sea compatible. AMD introdujo TBM junto con BMI1 en su línea de procesadores Piledriver ^{[ 6 ]} ; los procesadores AMD Jaguar y Zen posteriores no son compatibles con TBM. ^{[ 5 ]} Ningún procesador Intel (al menos hasta Alder Lake ) es compatible con TBM.

• Intel
  • Procesadores Intel Nehalem y posteriores (como Sandy Bridge , Ivy Bridge ) (compatibles con POPCNT)
  • Procesadores Intel Silvermont (compatibles con POPCNT)
  • Procesadores Intel Haswell y más recientes (como Skylake , Broadwell ) (ABM, BMI1 y BMI2 compatibles) ^{[ 7 ]}
• AMD
  • Procesadores basados ​​en K10 (compatibles con ABM)
  • Procesadores de bajo consumo "Cat"
    • Procesadores basados ​​en Bobcat (compatibles con ABM) ^{[ 18 ]}
    • Procesadores basados ​​en Jaguar y más recientes (compatibles con ABM y BMI1) ^{[ 5 ]}
    • Procesadores basados ​​en Puma y más recientes (compatibles con ABM y BMI1) ^{[ 5 ]}
  • Procesadores de "equipos pesados"
    • Procesadores basados ​​en excavadoras (compatibles con ABM)
    • Procesadores basados ​​en Piledriver (compatibles con ABM, BMI1 y TBM) ^{[ 1 ]}
    • Procesadores basados ​​en Steamroller (compatibles con ABM, BMI1 y TBM)
    • Procesadores basados ​​en excavadoras y más recientes (compatibles con ABM, BMI1, BMI2 y TBM; PEXT y PDEP microcodificados) ^{[ 11 ]}
  • Procesadores basados ​​en Zen , Zen+ y Zen 2 ^{[ 19 ]} (compatibles con ABM, BMI1 y BMI2; PEXT y PDEP microcodificados)
  • Procesadores Zen 3 y posteriores (compatibles con ABM, BMI1 y BMI2; implementación de hardware completa)

Tenga en cuenta que la compatibilidad con extensiones de instrucciones significa que el procesador es capaz de ejecutar las instrucciones compatibles para fines de compatibilidad de software. Es posible que el procesador no tenga un buen rendimiento al hacerlo. Por ejemplo, los procesadores Excavator a Zen 2 implementan las instrucciones PEXT y PDEP usando microcódigo, lo que resulta en que las instrucciones se ejecuten significativamente más lento que el mismo comportamiento recreado usando otras instrucciones. ^{[ 20 ]} (Un método de software llamado "zp7" es, de hecho, más rápido en estas máquinas). ^{[ 21 ]} Para un rendimiento óptimo, se recomienda que los desarrolladores de compiladores elijan usar instrucciones individuales en las extensiones basándose en perfiles de rendimiento específicos de la arquitectura en lugar de en la disponibilidad de la extensión.

• Warren Jr., Henry S. (2013). Hacker's Delight (2.ª  ed.). Addison Wesley - Pearson Education, Inc. ISBN 978-0-321-84268-8.

• Guía de Intel Intrinsics