Diseño físico (electrónica)

La partición es un proceso que divide el chip en pequeños bloques. Esto se realiza principalmente para separar diferentes bloques funcionales y facilitar la colocación y el enrutamiento. La partición se puede realizar en la fase de diseño RTL, cuando el ingeniero de diseño divide el diseño completo en subbloques y luego procede a diseñar cada módulo. Estos módulos se enlazan en el módulo principal, denominado módulo de nivel superior. Este tipo de partición se conoce comúnmente como partición lógica. El objetivo de la partición es dividir el circuito de manera que se minimice el número de conexiones entre particiones.

El segundo paso en el flujo de diseño físico es la planificación de la distribución del espacio . La planificación de la distribución del espacio consiste en identificar las estructuras que deben colocarse cerca unas de otras y asignarles espacio de manera que se satisfagan los objetivos, a veces contradictorios, del espacio disponible (coste del chip), el rendimiento requerido y el deseo de que todo esté cerca de todo lo demás.

En función del área del diseño y la jerarquía, se decide un plano de distribución adecuado. Este plano tiene en cuenta las macros utilizadas en el diseño, la memoria, otros núcleos IP y sus necesidades de ubicación, las posibilidades de enrutamiento y el área total del diseño. Asimismo, determina la estructura de E/S y la relación de aspecto del diseño. Un plano de distribución deficiente conlleva un desperdicio de área del chip y congestión en el enrutamiento.

En muchas metodologías de diseño, el área y la velocidad son factores que deben sopesarse. Esto se debe a la limitación de recursos de enrutamiento, ya que cuantos más recursos se utilicen, más lento será el funcionamiento. La optimización para un área mínima permite que el diseño utilice menos recursos y que las secciones estén más cerca unas de otras. Esto se traduce en distancias de interconexión más cortas, menor consumo de recursos de enrutamiento, rutas de señal de extremo a extremo más rápidas e incluso tiempos de ubicación y enrutamiento más rápidos y consistentes. Si se realiza correctamente, la planificación de la distribución física no presenta inconvenientes.

Por regla general, las secciones de ruta de datos son las que más se benefician de la planificación de la distribución física, mientras que la lógica aleatoria, las máquinas de estados y otra lógica no estructurada pueden dejarse con seguridad a la sección de colocación del software de colocación y enrutamiento.

Las rutas de datos suelen ser las áreas del diseño donde se procesan varios bits en paralelo, modificándose cada bit de la misma manera, posiblemente con cierta influencia de los bits adyacentes. Ejemplos de estructuras que conforman rutas de datos son los sumadores, restadores, contadores, registros y multiplexores.

En las etapas iniciales, cuando se desconoce la ubicación, generalmente se utiliza un modelo de carga de cables (WLM) simple, a menudo una estimación basada en el factor de ramificación. La ubicación utiliza valores RC más precisos, generalmente estimados a partir del cuadro delimitador de todos los pines de una red, pero sin un enrutamiento detallado.

La colocación se realiza en cuatro fases de optimización:

1. Optimización previa a la colocación
2. En la optimización de la colocación
3. Optimización posterior a la colocación (PPO) antes de la síntesis del árbol de reloj (CTS)
4. PPO después de CTS.

• La optimización previa a la colocación optimiza la lista de conexiones antes de la colocación, colapsando las redes de alta ramificación (HFN, por sus siglas en inglés). También puede reducir el tamaño de las celdas.
• La optimización en la ubicación reoptimiza la lógica en función de las cargas de cableado estimadas. Esto permite dimensionar celdas, moverlas, omitirlas, dividir redes, duplicar compuertas, insertar búferes y recuperar áreas. La optimización realiza iteraciones de corrección de configuración, ajuste de temporización incremental y ubicación basada en la congestión.
• Optimización de la colocación posterior antes de que CTS optimice la lista de conexiones con relojes ideales. Puede corregir errores de configuración, retención y trans/capacidad máxima. Puede realizar optimización de la colocación basada en el enrutamiento global. Vuelve a realizar la síntesis HFN.
• La optimización posterior a la colocación, tras la optimización de la temporización mediante CTS con el reloj propagado, intenta preservar la desviación del reloj.

El objetivo de la síntesis del árbol de reloj ( CTS ) es asegurar el correcto funcionamiento de un circuito síncrono, principalmente minimizando la desviación y controlando el retardo de inserción. El reloj es una única señal lógica de alta ramificación antes de la CTS, como se muestra en la imagen. Después de la CTS, se deben cumplir los tiempos de configuración y mejorar la holgura de retención. Un árbol de reloj comienza en una fuente (normalmente definida en un archivo .sdc) y termina en los pines de reloj de los flip-flops. Hay dos tipos de pines de parada conocidos como pines de ignorado y pines de sincronización . Los circuitos y pines que no se deben tocar en la etapa de entrada (síntesis lógica) se tratan como circuitos o pines de ignorado en la etapa de salida (síntesis física). Los pines de ignorado se ignoran para el análisis de temporización. Si el reloj se divide en varias fases, entonces es necesario un análisis de desviación independiente.

• La desviación global es la desviación entre dos pines sincronizados cualesquiera, sin tener en cuenta ninguna relación lógica.
• La desviación local es la desviación entre dos pines sincronizados que están conectados mediante lógica.
• Se define como desviación útil aquella condición en la que el reloj se desvía intencionalmente para mejorar el margen de ajuste.

Rigidez es el término acuñado en Astro para indicar la relajación de las restricciones. A mayor rigidez, mayores restricciones.

En la optimización del árbol de reloj (CTO), el reloj se puede blindar para que el ruido no se acople a otras señales. Pero el blindaje aumenta el área entre un 12 y un 15 %. Dado que la señal de reloj es de naturaleza global, la misma capa metálica que se usa para el enrutamiento de la alimentación se usa también para el reloj. La CTO se logra mediante el dimensionamiento del búfer, el dimensionamiento de la puerta, la reubicación del búfer, el ajuste de nivel y la síntesis HFN. Intentamos mejorar la holgura de configuración en la optimización previa a la colocación, en la colocación y posterior a la colocación antes de las etapas CTS, mientras que descuidamos la holgura de retención. En la optimización posterior a la colocación después de CTS, se mejora la holgura de retención. Como resultado de CTS, se agregan muchos búferes. Generalmente, para 100k puertas se agregan alrededor de 650 búferes.

En el proceso de diseño físico existen dos tipos de enrutamiento : el enrutamiento global y el enrutamiento detallado. El enrutamiento global asigna los recursos de enrutamiento que se utilizan para las conexiones. También realiza la asignación de pistas para una red específica.

El enrutamiento detallado realiza las conexiones reales. Las diferentes restricciones que deben tenerse en cuenta durante el enrutamiento son la verificación de reglas de diseño (DRC), la longitud del cable, la temporización, etc.

La verificación física comprueba la corrección del diseño de la disposición generada. Esto incluye verificar que la disposición

• Cumple con todos los requisitos tecnológicos: verificación de reglas de diseño (DRC).
• Es coherente con la lista de conexiones original: diseño versus esquema (LVS).
• No tiene efectos de antena – Verificación de reglas de antena
• Esto también incluye la verificación de densidad a nivel de chip completo... La limpieza de la densidad es un paso muy crítico en los nodos tecnológicos más bajos.
• Cumple con todos los requisitos eléctricos – Verificación de Normas Eléctricas (ERC). ^{[ 6 ]}

El procesamiento posterior del diseño, también conocido como preparación de datos de máscara , suele concluir el diseño físico y la verificación. Convierte el diseño físico (polígonos) en datos de máscara (instrucciones para el escritor de fotomáscaras ). Incluye ^{[ 3 ]}

• Acabado de chips, como la inserción de etiquetas de la empresa/chip y estructuras finales (por ejemplo, anillo de sellado, estructuras de relleno),
• Generar un diseño de retícula con patrones de prueba y marcas de alineación,
• Preparación del diseño para la máscara, que amplía los datos de diseño con operaciones gráficas (por ejemplo, tecnologías de mejora de la resolución , RET) y ajusta los datos a los dispositivos de producción de máscaras (escritor de fotomáscaras).