Escaneo de límites

Para proporcionar la capacidad de escaneo de límites, los fabricantes de circuitos integrados añaden lógica adicional a cada uno de sus dispositivos, incluyendo celdas de escaneo para cada una de las pistas externas. Estas celdas se conectan entre sí para formar el registro de desplazamiento de escaneo de límites (BSR) externo, y se combinan con la compatibilidad del controlador del puerto de acceso de prueba (TAP) JTAG , que comprende cuatro (o a veces más) pines adicionales más circuitos de control.

Algunos controladores TAP admiten cadenas de escaneo entre bloques de diseño lógico integrados, con instrucciones JTAG que operan sobre dichas cadenas internas en lugar del BSR. Esto permite probar estos componentes integrados como si fueran chips independientes en una placa. Las soluciones de depuración integradas hacen un uso intensivo de estas cadenas de escaneo internas.

Estos diseños forman parte de la mayoría de las bibliotecas Verilog o VHDL . La sobrecarga que supone esta lógica adicional es mínima y, por lo general, merece la pena el coste, ya que permite realizar pruebas eficientes a nivel de placa.

Para un funcionamiento normal, las celdas de retención de escaneo de límites adicionales están configuradas para que no afecten al circuito y, por lo tanto, sean prácticamente invisibles. Sin embargo, cuando el circuito se configura en modo de prueba, las celdas de retención permiten transferir un flujo de datos de una celda a otra. Una vez que se ha transferido una palabra de datos completa al circuito bajo prueba, se puede fijar en su posición para que controle señales externas. Al transferir la palabra, también se suelen obtener los valores de entrada de las señales configuradas como entradas.

Dado que las celdas pueden utilizarse para introducir datos en la placa, permiten establecer condiciones de prueba. Los estados relevantes pueden retroalimentarse al sistema de prueba mediante la sincronización de la palabra de datos para su posterior análisis.

Mediante esta técnica, un sistema de prueba puede acceder a una placa de circuito impreso. Dado que la mayoría de las placas actuales están densamente pobladas de componentes y pistas, resulta muy difícil para los sistemas de prueba acceder físicamente a las áreas relevantes para realizar las pruebas. El escaneo de límites permite el acceso sin necesidad de utilizar sondas físicas.

En el diseño moderno de chips y placas, el diseño para pruebas es un aspecto importante, y un artefacto de diseño común es un conjunto de vectores de prueba de escaneo de límites, posiblemente entregados en formato vectorial serial (SVF) o un formato de intercambio similar.

Los dispositivos se comunican con el mundo a través de un conjunto de pines de entrada y salida. Por sí solos, estos pines proporcionan una visibilidad limitada del funcionamiento del dispositivo. Sin embargo, los dispositivos que admiten el escaneo de límites contienen una celda de registro de desplazamiento para cada pin de señal del dispositivo. Estos registros están conectados en una ruta dedicada alrededor del límite del dispositivo (de ahí su nombre). La ruta crea una capacidad de acceso virtual que evita las entradas normales y proporciona control directo del dispositivo y visibilidad detallada en sus salidas. ^{[ 3 ]} El contenido del escaneo de límites suele ser descrito por el fabricante mediante un archivo BSDL específico del componente .

Entre otras cosas, un archivo BSDL describirá cada señal digital expuesta a través de un pin o una bola (según el encapsulado del chip) en el escaneo de límites, como parte de la definición del Registro de Escaneo de Límites (BSR). Una descripción para dos bolas podría ser similar a esta:

"541 (bc_1, *, control, 1)," & "542 (bc_1, GPIO51_ATACS1, salida3, X, 541, 1, Z)," & "543 (bc_1, GPIO51_ATACS1, entrada, X)," & "544 (bc_1, *, control, 1)," & "545 (bc_1, GPIO50_ATACS0, salida3, X, 544, 1, Z)," & "546 (bc_1, GPIO50_ATACS0, entrada, X)," &

Eso muestra dos esferas en un chip de tamaño mediano (el escaneo de límites incluye unas 620 líneas de este tipo, en un paquete BGA de 361 esferas ), cada una de las cuales tiene tres componentes en el BSR: un control que configura la esfera (como entrada, salida, qué nivel de excitación, resistencias pull-up, pull-down, etc.); un tipo de señal de salida; y un tipo de señal de entrada.

Existen instrucciones JTAG para MUESTREAR los datos en ese registro de escaneo de límites, o PRECARGARLO con valores.

Durante las pruebas, las señales de entrada/salida entran y salen del chip a través de las celdas de escaneo de límites. Las pruebas implican varios vectores de prueba, cada uno de los cuales genera señales y verifica que las respuestas sean las esperadas. Las celdas de escaneo de límites se pueden configurar para admitir pruebas externas de interconexión entre chips (instrucción EXTEST) o pruebas internas de la lógica dentro del chip (instrucción INTEST).

Los sistemas de prueba JTAG comerciales de gama alta suelen permitir la importación de listas de conexiones de diseño desde sistemas CAD/EDA, además de los modelos BSDL de dispositivos compatibles con boundary scan/JTAG, para generar automáticamente aplicaciones de prueba. Los tipos de prueba comunes incluyen:

• Infraestructura o integridad de la ruta de escaneo
• 'Interconexión' de pines de dispositivos de escaneo de límites
• Escaneo de límites de pines al dispositivo de memoria o grupo de dispositivos (SRAM, DRAM, DDR, etc.).
• Pruebas de clústeres de lógica arbitraria

Cuando se utilizan durante la fabricación, estos sistemas también admiten aplicaciones no relacionadas con las pruebas, pero sí con otras funciones, como la programación en el sistema de varios tipos de memoria flash : NOR, NAND y serial (I2C o SPI).

Estos sistemas comerciales son utilizados por profesionales en pruebas de placas y suelen costar varios miles de dólares para un sistema completo. Pueden incluir opciones de diagnóstico para identificar con precisión fallas como circuitos abiertos y cortocircuitos, y también pueden ofrecer visualizadores de esquemas o diseños para representar gráficamente la falla. Las pruebas desarrolladas con estas herramientas se combinan frecuentemente con otros sistemas de prueba, como los comprobadores en circuito (ICT) o los sistemas de prueba funcional de placas.