Ciberseguridad de los CDC

Las arquitecturas Cyber ​​70 y 170 fueron sucesoras de las series anteriores CDC 6600 y CDC 7600 y, por lo tanto, compartían casi todas las características de la arquitectura anterior. La serie Cyber-70 es una actualización menor de los sistemas anteriores. ^{[ 6 ]} El Cyber-73 tenía prácticamente el mismo hardware que el CDC 6400, con la adición de una Unidad de Comparación y Movimiento (CMU). Las instrucciones de la CMU aceleraban la comparación y el movimiento de datos de caracteres de 6 bits no alineados a palabras. El Cyber-73 podía configurarse con una o dos CPU. La versión de doble CPU reemplazó al CDC 6500. Al igual que con el CDC 6200, CDC también ofreció un Cyber-72. El Cyber-72 tenía el mismo hardware que un Cyber-73, pero agregaba ciclos de reloj adicionales a cada instrucción para ralentizarla. Esto permitió a CDC ofrecer una versión de menor rendimiento a un precio más bajo sin necesidad de desarrollar nuevo hardware. También podía entregarse con dos CPU. El Cyber ​​74 era una versión actualizada del CDC 6600. ^{[ 7 ]} Una versión de doble CPU del Cyber ​​74 contenía una CPU de estilo 6600 y una CPU de estilo Cyber-73, similar al anterior CDC 6700. El Cyber ​​76 era esencialmente un CDC 7600 renombrado . Ni el Cyber-74 de una sola CPU ni el Cyber-76 tenían instrucciones CMU. En un Cyber-74 de doble CPU, las instrucciones CMU solo estaban disponibles en la segunda CPU, de estilo Cyber-73.

La serie Cyber-170 representó la transición de los CDC de componentes electrónicos discretos y memoria de núcleo a circuitos integrados y memoria semiconductora . Los modelos 172, 173 y 174 utilizan circuitos integrados y memoria semiconductora, mientras que el modelo 175 utiliza transistores discretos de alta velocidad. ^{[ 8 ]} La serie Cyber-170/700 es una actualización de finales de la década de 1970 de la línea Cyber-170.

El procesador central (CPU) y la memoria central (CM) operaban en unidades de palabras de 60 bits . En la jerga de CDC, el término "byte" se refería a entidades de 12 bits (que coincidían con el tamaño de palabra utilizado por los procesadores periféricos). Los caracteres eran de seis bits, los códigos de operación eran de seis bits y las direcciones de memoria central eran de 18 bits. Las instrucciones del procesador central tenían una longitud de 15 o 30 bits. El direccionamiento de 18 bits inherente a la serie Cyber ​​170 imponía un límite de 262 144 (256 KB) palabras de memoria principal, que en esta serie es memoria de semiconductores . El procesador central no tiene instrucciones de E/S, sino que depende de las unidades de procesador periférico (PP) para realizar las operaciones de entrada/salida.

Un sistema de la serie Cyber ​​170 consta de una o dos CPU que funcionan a 25 o 40  MHz, y está equipado con 10, 14, 17 o 20 procesadores periféricos (PP), y hasta 24 canales de alto rendimiento para E /S de alta velocidad . Debido a los tiempos de referencia de memoria relativamente lentos de la CPU (en algunos modelos, las instrucciones de referencia de memoria eran más lentas que la división de punto flotante ), las CPU de gama alta (por ejemplo, Cyber-74, Cyber-76, Cyber-175 y Cyber-176) están equipadas con ocho o doce palabras de memoria de alta velocidad que se utilizan como caché de instrucciones. Cualquier bucle que quepa en la caché (que normalmente se denomina en pila ) se ejecuta muy rápido, sin referenciar la memoria principal para la búsqueda de instrucciones. Los modelos de gama baja no contienen una pila de instrucciones. Sin embargo, dado que se empaquetan hasta cuatro instrucciones en cada palabra de 60 bits, cierto grado de precarga es inherente al diseño.

Al igual que los sistemas predecesores, la serie Cyber ​​170 cuenta con ocho registros de direcciones de 18 bits (A0 a A7), ocho registros de índice de 18 bits (B0 a B7) y ocho registros de operandos de 60 bits (X0 a X7). Siete de los registros A están vinculados a su registro X correspondiente. Al configurar los registros A1 a A5, se lee la dirección y se almacena en el registro X1 a X5 correspondiente. Del mismo modo, al configurar el registro A6 o A7, se escribe el registro X6 o X7 correspondiente en la memoria central, en la dirección escrita en el registro A. El registro A0 funciona como un registro temporal.

Las CPU de gama alta contaban con múltiples unidades funcionales (por ejemplo, desplazamiento, incremento, suma de punto flotante) que permitían cierto grado de ejecución paralela de instrucciones. Este paralelismo permite a los programadores de lenguaje ensamblador minimizar los efectos del lento tiempo de acceso a la memoria del sistema, precargando datos de la memoria central mucho antes de que sean necesarios. Al intercalar instrucciones independientes entre la instrucción de acceso a la memoria y las instrucciones que manipulan el operando obtenido, el tiempo que ocupa el acceso a la memoria puede utilizarse para otros cálculos. Con esta técnica, junto con la creación manual de bucles ajustados que se adaptan a la pila de instrucciones, un programador experto en lenguaje ensamblador puede escribir código extremadamente eficiente que aprovecha al máximo la potencia del hardware.

El subsistema de procesadores periféricos utiliza una técnica conocida como barril y ranura para compartir la unidad de ejecución; cada procesador periférico (PP) tenía su propia memoria y registros, pero el procesador (la ranura) ejecutaba una instrucción de cada PP (el barril) de forma secuencial. Esta es una forma rudimentaria de multiprogramación por hardware . Los procesadores periféricos disponen de 4096 bytes de palabras de memoria de 12 bits y un registro acumulador de 18 bits. Cada PP tiene acceso a todos los canales de E/S y a toda la memoria central (CM) del sistema, además de su propia memoria. El conjunto de instrucciones del PP carece, por ejemplo, de amplias capacidades aritméticas y no ejecuta código de usuario; el propósito del subsistema de procesadores periféricos es procesar la E/S y, de este modo, liberar a la(s) unidad(es) de procesador central (CPU) más potente(s) para que ejecuten cálculos de usuario.

Una característica de las CPU Cyber ​​de gama baja es la Unidad de Comparación y Movimiento (CMU). Esta proporciona cuatro instrucciones adicionales diseñadas para facilitar las aplicaciones de procesamiento de texto. A diferencia del resto de las instrucciones de 15 y 30 bits, estas son de 60 bits (tres de ellas utilizan los 60 bits completos, mientras que la otra utiliza 30, pero su alineación requiere el uso de 60 bits). Las instrucciones son: mover una cadena corta, mover una cadena larga, comparar cadenas y comparar una cadena intercalada. Operan sobre campos de seis bits (numerados del 1 al 10) en la memoria central. Por ejemplo, una sola instrucción puede especificar "mover la cadena de 72 caracteres que comienza en la palabra 1000, carácter 3, a la ubicación 2000, carácter 9". El hardware de la CMU no está incluido en las CPU Cyber ​​de gama alta, ya que los bucles programados manualmente podrían ejecutarse tan rápido o incluso más rápido que las instrucciones de la CMU.

Los sistemas posteriores suelen ejecutar el NOS (Network Operating System) de CDC. La versión 1 de NOS se siguió actualizando hasta aproximadamente 1981; la versión 2 se lanzó a principios de 1982, y la versión final, la 2.8.7 PSR 871, se entregó en diciembre de 1997, la cual continúa recibiendo correcciones de errores menores no oficiales, mitigación del efecto 2000, etc., en apoyo de DtCyber. Además de NOS, los únicos otros sistemas operativos comúnmente utilizados en la serie 170 eran NOS/BE o su predecesor SCOPE , un producto de la división Sunnyvale de CDC. Estos sistemas operativos proporcionan tiempo compartido para aplicaciones por lotes e interactivas. El predecesor de NOS fue Kronos, que se utilizó comúnmente hasta aproximadamente 1975. Debido a la fuerte dependencia de las aplicaciones desarrolladas del conjunto de caracteres de la instalación en particular, muchas instalaciones optaron por ejecutar los sistemas operativos antiguos en lugar de convertir sus aplicaciones. Otras instalaciones parcheaban las versiones más recientes del sistema operativo para usar el conjunto de caracteres antiguo y así mantener la compatibilidad de las aplicaciones.

El desarrollo del Cyber ​​180 comenzó en el Laboratorio de Sistemas Avanzados, una iniciativa conjunta de desarrollo entre CDC y NCR , fundada en 1973 y ubicada en Escondido, California. La familia de máquinas se denominó originalmente Línea de Producto Integrada (IPL) y estaba concebida como un reemplazo de memoria virtual para las líneas de productos NCR 6150 y CDC Cyber ​​70. El sistema IPL también se denominó Cyber ​​80 en los documentos de desarrollo. El Lenguaje de Escritura de Software (SWL), un lenguaje de alto nivel similar a Pascal , se desarrolló para el proyecto con la intención de que todos los lenguajes y el sistema operativo (IPLOS) se escribieran en SWL. SWL posteriormente se renombró como PASCAL-X y finalmente se convirtió en Cybil . La iniciativa conjunta se abandonó en 1976, y CDC continuó el desarrollo del sistema, renombrando el Cyber ​​80 como Cyber ​​180. Las primeras máquinas de la serie se anunciaron en 1982 y el anuncio del sistema operativo NOS/VE tuvo lugar en 1983.

A medida que el mundo de la informática estandarizaba el tamaño de byte a ocho bits , los clientes de CDC comenzaron a presionar para que las máquinas Cyber ​​hicieran lo mismo. El resultado fue una nueva serie de sistemas que podían operar en modos de 60 y 64 bits. El sistema operativo de 64 bits se denominó NOS/VE y era compatible con las capacidades de memoria virtual del hardware. Los sistemas operativos de 60 bits anteriores, NOS y NOS/BE , podían ejecutarse en un espacio de direcciones especial para garantizar la compatibilidad con los sistemas anteriores.

Las máquinas de modo 180 auténticas son procesadores microcodificados que pueden admitir ambos conjuntos de instrucciones simultáneamente. Su hardware es completamente diferente al de las máquinas 6000/70/170 anteriores. El pequeño paquete de intercambio de modo 170 se integró en el paquete de intercambio de modo 180, mucho más grande. Dentro de este último, existe un identificador de máquina virtual (VMID) que determina si se ejecuta el conjunto de instrucciones de complemento a dos de 8/16/64 bits de modo 180 o el conjunto de instrucciones de complemento a uno de 12/60 bits de modo 170.

En la línea inicial había tres modelos 180 auténticos, con nombres en clave P1, P2 y P3. P2 y P3 eran diseños más grandes con refrigeración líquida. El P2 fue diseñado en Mississauga , Ontario , por el mismo equipo que posteriormente diseñó el P1, más pequeño, y el P3 fue diseñado en Arden Hills, Minnesota . El P1 era un novedoso gabinete de 60 placas con refrigeración por aire, diseñado por un grupo en Mississauga; el P1 funcionaba con  corriente de 60 Hz (sin necesidad de grupos electrógenos). Un cuarto modelo 180 de gama alta, el 990 (nombre en clave THETA), también estaba en desarrollo en Arden Hills.

Los modelos 180 se comercializaron inicialmente como máquinas 170/8xx sin mencionar el nuevo sistema de 8/64 bits en su interior. Sin embargo, el programa de control principal es un programa en modo 180 conocido como Interfaz Ambiental (EI). El sistema operativo (NOS) 170 utilizaba una única página fija de gran tamaño en la memoria principal. Existían algunas pistas que un usuario atento podía detectar, como el mensaje "creando tablas de páginas" que parpadeaba en la consola del operador al arrancar y los paneles de arranque en seco con 16 (en lugar de 12) interruptores de palanca por palabra PP en los paneles P2 y P3.

Los procesadores periféricos en los sistemas 180 auténticos son siempre máquinas de 16 bits, donde el bit de signo determina si se está ejecutando una instrucción PP de 16/64 bits o de 12/60 bits. Las instrucciones de E/S de una sola palabra en los PP son siempre de 16 bits, por lo que, al arrancar en seco, los PP pueden configurar el entorno adecuado para ejecutar tanto EI más NOS como el software existente del cliente en modo 170. Para ocultar este proceso al cliente, a principios de la década de 1980, CDC dejó de distribuir el código fuente de su paquete de secuencia de diagnóstico de arranque en seco (DDS) y lo convirtió en el paquete propietario de pruebas e inicialización comunes (CTI).

La línea inicial 170/800 fue: 170/825 (P1), 170/835 (P2), 170/855 (P3), 170/865 y 170/875. El 825 se lanzó inicialmente después de que se agregaron algunos bucles de retardo a su microcódigo; parecía que los diseñadores en Toronto habían hecho un poco demasiado bien y su rendimiento era demasiado similar al del P2. Los modelos 865 y 875 eran cabezales 170/760 renovados (uno o dos procesadores con unidades funcionales paralelas al estilo 6600/7600) con memorias más grandes. El 865 usaba memoria 170 normal; el 875 tomó su memoria de procesador principal más rápida de la línea Cyber ​​205 .

Uno o dos años después del lanzamiento inicial, CDC anunció las verdaderas capacidades de la serie 800 a sus clientes, y los modelos 180 originales fueron renombrados como 180/825 (P1), 180/835 (P2) y 180/855 (P3). En algún momento, se introdujo el modelo 815 con el microcódigo retardado y se restauró el microcódigo más rápido en el modelo 825. Finalmente, el THETA se lanzó como Cyber ​​990 .

En 1974, CDC presentó la arquitectura STAR . STAR es un diseño completamente nuevo de 64 bits con memoria virtual e instrucciones de procesamiento vectorial añadidas para un alto rendimiento en una clase específica de tareas matemáticas. La tubería vectorial de STAR es una tubería de memoria a memoria que admite longitudes de vector de hasta 65 536 elementos. Las latencias de la tubería vectorial son muy largas, por lo que la velocidad máxima solo se alcanza cuando se utilizan vectores muy largos. El procesador escalar se simplificó deliberadamente para dejar espacio al procesador vectorial y es relativamente lento en comparación con el CDC 7600. Por ello, el STAR original resultó ser una gran decepción en su lanzamiento (véase la Ley de Amdahl ). Las mejores estimaciones indican que se entregaron tres sistemas STAR-100.

Parecía que todos los problemas del STAR tenían solución. A finales de la década de 1970, CDC abordó algunos de estos problemas con el Cyber ​​203. El nuevo nombre se ajustaba a su nueva imagen de marca, y quizás para distanciarse del fracaso del STAR. El Cyber ​​203 incorpora un procesamiento escalar rediseñado y un diseño de E/S débilmente acoplado, ^{[ a ]} pero conserva la arquitectura vectorial del STAR. Según las mejores estimaciones, se entregaron dos Cyber ​​203 o se actualizaron a partir de STAR-100.

En 1980, se anunció el sucesor del Cyber ​​203, el Cyber ​​205. ^{[ 9 ]} La Oficina Meteorológica del Reino Unido en Bracknell , Inglaterra, fue el primer cliente y recibió su Cyber ​​205 en 1981. El Cyber ​​205 reemplaza la tubería vectorial STAR con tuberías vectoriales rediseñadas: tanto las unidades escalares como las vectoriales utilizaban circuitos integrados de matriz de puertas ECL y se enfriaban con Freón . Los sistemas Cyber ​​205 estaban disponibles con dos o cuatro tuberías vectoriales, con la versión de cuatro tuberías ofreciendo teóricamente 400 MFLOPs de 64 bits y 800 MFLOPs de 32 bits. Estas velocidades rara vez se ven en la práctica, excepto mediante lenguaje ensamblador hecho a mano . Los circuitos integrados de matriz de puertas ECL contienen 168 puertas lógicas cada uno, ^{[ 10 ]} con las redes del árbol de reloj ajustadas mediante ajuste manual de la longitud del cable coaxial. El conjunto de instrucciones se consideraría V- CISC (conjunto de instrucciones muy complejo) entre los procesadores modernos. Numerosas operaciones especializadas facilitan las búsquedas en el hardware, las operaciones matemáticas matriciales y las instrucciones especiales que permiten el descifrado.

El modelo original Cyber ​​205 pasó a llamarse Cyber ​​205 Serie 400 en 1983, cuando se lanzó la Cyber ​​205 Serie 600. La Serie 600 se diferencia en la tecnología de memoria y el empaquetado, pero por lo demás es idéntica. Se instaló una única Cyber ​​205 de cuatro tuberías. Todas las demás instalaciones parecen ser de dos tuberías, y aún no se ha determinado el número final.

La arquitectura del Cyber ​​205 evolucionó hasta convertirse en el ETA10 cuando el equipo de diseño se independizó y formó ETA Systems en septiembre de 1983. Un desarrollo final fue el Cyber ​​250, cuyo lanzamiento estaba previsto para 1987 con un precio de 20 millones de dólares; posteriormente, tras la reincorporación de ETA Systems a CDC, pasó a llamarse ETA30.

Cada Cyberplus (también conocido como Procesador Flexible Avanzado, AFP) es un procesador de 16 bits con capacidades opcionales de punto flotante de 64 bits y tiene 256 K o 512 K palabras de memoria de 64 bits. El AFP fue el sucesor del Procesador Flexible (FP), cuyo desarrollo de diseño comenzó en 1972 en circunstancias de proyecto secreto, con el objetivo de procesar datos de imágenes de radar y fotografía. ^{[ 12 ]} La unidad de control del FP tenía una red de hardware para la ejecución condicional de microinstrucciones , con cuatro registros de máscara y un registro de retención de condición; tres bits en el formato de microinstrucción seleccionan entre casi 50 condiciones para determinar la ejecución, incluyendo signo del resultado y desbordamiento, condiciones de E/S y control de bucle. ^{[ 13 ]}

En 1986 , al menos 21 instalaciones multiprocesador Cyberplus estaban operativas. Estos sistemas de procesamiento paralelo incluyen de 1 a 256 procesadores Cyberplus que proporcionan 250 MFLOPS cada uno, los cuales se conectan a un sistema Cyber ​​existente mediante una arquitectura de interconexión de memoria directa (MIA). Esta arquitectura estaba disponible en NOS 2.2 para los modelos Cyber ​​170/835, 845, 855 y 180/990.

Físicamente, cada unidad de procesador Cyberplus tenía el tamaño típico de un módulo de mainframe, similar a los sistemas Cyber ​​180, ^{[ 14 ]} con un ancho exacto que dependía de si se instalaba la FPU opcional, y pesaba aproximadamente 1 tonelada .

El software que venía incluido con el Cyberplus era :

• Software del sistema
• Compilador cruzado de FORTRAN
• MICA (Ensamblador cruzado de instrucciones de máquina)
• Utilidad de creación de archivos de carga
• ECOS (simulador)
• Instalación de depuración
• Utilidad de volcado
• Utilidad de análisis de volcados
• Software de mantenimiento

Algunos sitios que utilizaron Cyberplus fueron la Universidad de Georgia y la Gesellschaft für Trendanalysen (GfTA) ( Asociación para el Análisis de Tendencias ) en Alemania.

Un sistema Cyberplus de 256 procesadores, completamente configurado, tendría un rendimiento teórico de 64 GFLOPS y pesaría alrededor de 256 toneladas. Se decía que un sistema de nueve unidades era capaz de realizar análisis comparativos (incluidas convoluciones de preprocesamiento) en imágenes de 1 megapíxel a una velocidad de un par de imágenes por segundo.

El Cyber ​​18 es un miniordenador de 16 bits que sucedió al miniordenador CDC 1700. Se utilizaba principalmente en entornos de tiempo real. Una aplicación destacada es su uso como base del 2550, un procesador de comunicaciones utilizado por las series CDC 6000 y los mainframes Cyber ​​70/Cyber ​​170. El 2550 fue un producto de la División de Sistemas de Comunicaciones de CDC, en Santa Ana, California (STAOPS). STAOPS también produjo otro procesador de comunicaciones (CP), utilizado en redes alojadas por mainframes de IBM. Este CP M1000, posteriormente renombrado C1000, surgió de la adquisición de Marshall MDM Communications. Se añadió un conjunto de tres tarjetas al Cyber ​​18 para crear el 2550.

El Cyber ​​18 se programaba generalmente en Pascal y lenguaje ensamblador ; también estaban disponibles FORTRAN , BASIC y RPG II . Los sistemas operativos incluían RTOS (Sistema Operativo en Tiempo Real), MSOS 5 (Sistema Operativo de Almacenamiento Masivo) y TIMESHARE 3 ( sistema de tiempo compartido ).

El "Cyber ​​18-17" era simplemente un nuevo nombre para el Sistema 17, basado en el procesador 1784. Otros Cyber ​​18 (Cyber ​​18-05, 18-10, 18-20 y 18-30) contaban con procesadores microprogramables con hasta 128K palabras de memoria, cuatro registros generales adicionales y un conjunto de instrucciones mejorado. El Cyber ​​18-30 tenía procesadores duales. Se creó una versión especial del Cyber ​​18, conocida como MP32, de 32 bits en lugar de 16 bits, para la Agencia de Seguridad Nacional (NSA) para trabajos de criptoanálisis. El MP32 tenía el paquete de biblioteca de tiempo de ejecución matemática Fortran integrado en su microcódigo. La Unión Soviética intentó comprar varios de estos sistemas, que se encontraban en producción cuando el gobierno estadounidense canceló el pedido. Las piezas del MP32 se incorporaron a la producción del Cyber ​​18. Uno de los usos del Cyber ​​18 fue la monitorización del oleoducto de Alaska.

El M1000/C1000, posteriormente renombrado Cyber ​​1000, se utilizó como sistema de almacenamiento y reenvío de mensajes por el Sistema de la Reserva Federal. Bell Telephone utilizó una versión del Cyber ​​1000 sin disco duro. Este era un procesador RISC ( computadora con conjunto de instrucciones reducido ). Una versión mejorada, conocida como Cyber ​​1000-2, con el subsistema de terminación de línea, incorporó 256 microprocesadores Zilog Z80 . Las compañías operadoras de Bell adquirieron un gran número de estos sistemas a mediados y finales de la década de 1980 para comunicaciones de datos. A finales de la década de 1980 se lanzó el XN10 con un procesador mejorado (se añadió una instrucción de acceso directo a memoria) y una reducción de tamaño de dos gabinetes a uno. El XN20 fue una versión mejorada del XN10 con un tamaño mucho menor. El subsistema de terminación de línea se rediseñó para utilizar el microprocesador Z180 mejorado (la tarjeta controladora de búfer, la tarjeta controladora de línea programable y dos tarjetas de interfaz de línea de comunicación se integraron en una sola tarjeta). El XN20 se encontraba en fase de preproducción cuando la División de Sistemas de Comunicación cerró sus puertas en 1992.

Jack Ralph fue el arquitecto principal de los sistemas Cyber ​​1000-2, XN-10 y XN-20. Dan Nay fue el ingeniero jefe del XN-20.