Hispanopedia WikiCDNA ( Compute DNA ) es una microarquitectura de unidad de procesamiento gráfico (GPU) centrada en la computación, diseñada por AMD para centros de datos. Utilizada principalmente en la línea de tarjetas gráficas AMD Instinct para centros de datos, CDNA es la sucesora de la microarquitectura Graphics Core Next (GCN); la otra sucesora es RDNA (Radeon DNA), una microarquitectura enfocada en gráficos para el consumidor.
La primera generación de CDNA se anunció el 5 de marzo de 2020, [ 2 ] y se incluyó en el AMD Instinct MI100, lanzado el 16 de noviembre de 2020. [ 3 ] Este es el único producto producido de CDNA 1, fabricado en el proceso N7 FinFET de TSMC .
La segunda iteración de la línea CDNA implementó un enfoque de módulo multichip (MCM), que difiere del enfoque monolítico de su predecesor. Presentado en los AMD Instinct MI250X y MI250, este diseño MCM utilizó un puente de fanout elevado (EFB) [ 4 ] para conectar los chips. Estos dos productos se anunciaron el 8 de noviembre de 2021 y se lanzaron el 11 de noviembre. La línea CDNA 2 incluye un producto adicional que se lanzó más tarde y que utiliza un diseño monolítico, el MI210. [ 5 ] Los MI250X y MI250 fueron los primeros productos de AMD en utilizar el factor de forma del zócalo del Módulo Acelerador OCP (OAM) del Open Compute Project (OCP). Hay disponibles versiones PCIe de menor potencia.
La tercera versión de CDNA adopta un diseño MCM que utiliza diferentes chiplets fabricados en múltiples nodos. Este producto, que actualmente consta de los modelos MI300X y MI300A, contiene 15 chips únicos y se conecta mediante técnicas avanzadas de empaquetado 3D. La serie MI300 se anunció el 5 de enero de 2023 y se lanzó en el segundo semestre de 2023.
ADNc 1
La familia CDNA consta de un solo chip, llamado Arcturus . El chip tiene 750 milímetros cuadrados, contiene 25.6 mil millones de transistores y se fabrica en el nodo N7 de TSMC. [ 6 ] El chip Arcturus posee 120 unidades de cómputo y un bus de memoria de 4096 bits, conectado a cuatro ubicaciones HBM2 , lo que le da al chip 32 GB de memoria y un ancho de banda de memoria de poco más de 1200 GB/s. En comparación con su predecesor, CDNA ha eliminado todo el hardware relacionado con la aceleración gráfica. Esta eliminación incluye, pero no se limita a: cachés gráficas, hardware de teselación, unidades de salida de renderizado (ROP) y el motor de visualización. CDNA conserva el motor de medios VCN para la decodificación de HEVC , H.264 y VP9 . [ 7 ] CDNA también ha agregado hardware de cómputo de matriz dedicado, similar a los agregados en la arquitectura Volta de Nvidia .
Arquitectura
Las 120 unidades de cómputo (CU) están organizadas en 4 motores de cómputo asíncronos (ACE), cada uno de los cuales mantiene su propia ejecución y distribución de comandos independientes. A nivel de CU, las unidades de cómputo CDNA están organizadas de forma similar a las unidades GCN. Cada CU contiene cuatro SIMD16, que ejecutan su frente de onda de 64 hilos (Wave64) durante cuatro ciclos.
Sistema de memoria
CDNA tiene un aumento de reloj del 20 % para HBM, lo que resulta en un aumento de ancho de banda de aproximadamente 200 GB/s en comparación con Vega 20 (GCN 5.0). El chip tiene una caché L2 compartida de 4 MB que proporciona 2 KB por ciclo de reloj a las CU. A nivel de CU, cada CU tiene su propia caché L1, un almacén de datos local (LDS) con 64 KB por CU y un almacén de datos global (GDS) de 4 KB, compartido por todas las CU. Este GDS se puede usar para almacenar datos de control, operaciones de reducción o actuar como una pequeña superficie compartida global. [ 7 ] [ 8 ]
Implementación experimental de PIM
En octubre de 2022, Samsung presentó una versión especializada del MI100 con procesamiento en memoria (PIM). En diciembre de 2022, Samsung mostró un clúster de 96 MI100 modificados, que ofrecían grandes aumentos en el rendimiento de procesamiento para diversas cargas de trabajo y una reducción significativa en el consumo de energía. [ 9 ]
Cambios respecto a GCN
Las unidades de cómputo individuales siguen siendo muy similares a GCN, pero con la adición de 4 unidades de matriz por CU. Se agregó compatibilidad con más tipos de datos, como BF16 , INT8 e INT4. [ 7 ] Para obtener una lista completa de las operaciones que utilizan las unidades de matriz y los nuevos tipos de datos, consulte la Guía de referencia de CDNA ISA .
Productos
- 1 2 3 4 Los valores de Boost (si están disponibles) se indican debajo del valor base en cursiva .
- 1 2 El rendimiento de precisión se calcula a partir de la velocidad de reloj base (o de impulso) del núcleo en función de unaoperación FMA .
- ↑ Shaders unificados : Unidades de mapeo de texturas : Unidades de salida de renderizado y unidades de cómputo (CU)
- ↑ La tasa de relleno de texturas se calcula multiplicando el número de unidades de mapeo de texturas por la velocidad de reloj base (o turbo) del núcleo.
- ↑ La tasa de relleno de píxeles se calcula multiplicando el número de unidades de salida de renderizado por la velocidad de reloj base (o turbo) del núcleo.
ADNc 2
Al igual que CDNA, CDNA 2 también consta de un solo chip, llamado Aldebaran . Se estima que este chip tiene 790 milímetros cuadrados y contiene 28 mil millones de transistores, mientras se fabrica en el nodo N6 de TSMC. [ 12 ] El chip Aldebaran contiene solo 112 unidades de cómputo, una disminución del 6,67 % con respecto a Arcturus. Al igual que la generación anterior, este chip contiene un bus de memoria de 4096 bits, que ahora utiliza HBM2e con una capacidad duplicada, hasta 64 GB. El cambio más importante en CDNA 2 es la capacidad de colocar dos chips en el mismo paquete. El MI250X consta de 2 chips Aldebaran, 220 CU (110 por chip) y 128 GB de HBM2e. Estos chips están conectados con 4 enlaces Infinity Fabric y son direccionados como GPU independientes por el sistema host. [ 13 ]
Arquitectura
Las 112 CU están organizadas de forma similar a CDNA, en 4 motores de cómputo asíncronos, cada uno con 28 CU, en lugar de las 30 de las generaciones anteriores. Al igual que CDNA, cada CU contiene cuatro unidades SIMD16 que ejecutan un frente de onda de 64 hilos a lo largo de 4 ciclos. Los 4 motores de matriz y las unidades vectoriales han añadido soporte para FP64 de velocidad completa , lo que permite una mejora significativa con respecto a la generación anterior. [ 14 ] CDNA 2 también revisa múltiples cachés internas, duplicando el ancho de banda en general.
Sistema de memoria
El sistema de memoria en CDNA 2 presenta mejoras generalizadas. Comenzando con el cambio a HBM2e , duplicando la cantidad a 64 GB y aumentando el ancho de banda en aproximadamente un tercio (de ~1200 GB/s a 1600 GB/s). [ 13 ] A nivel de caché. Cada GCD tiene una caché L2 de 16 vías y 8 MB que está particionada en 32 segmentos. Esta caché produce 4 KB por reloj, 128 B por reloj por segmento, lo que es una duplicación del ancho de banda de CDNA. [ 13 ] Además, se eliminó el Almacén de Datos Global de 4 KB. [ 14 ] Todas las cachés, incluidas la L2 y LDS, tienen soporte agregado para datos FP64.
Interconexión
CDNA 2 presenta el primer producto con múltiples GPU en el mismo paquete. Los dos chips de GPU están conectados por 4 enlaces Infinity Fabric , con un ancho de banda bidireccional total de 400 GB/s. [ 14 ] Cada chip contiene 8 enlaces Infinity Fabric, cada uno implementado físicamente con un enlace Infinity de 16 carriles. Cuando se combina con un procesador AMD, esto funcionará como Infinity Fabric. Si se combina con cualquier otro procesador x86 , se utilizarán 16 carriles de PCIe 4.0 . [ 14 ]
Cambios en el ADNc
El cambio más importante a simple vista es la incorporación de soporte para FP64 a velocidad completa (1:1 en comparación con FP32 no empaquetado) en todos los elementos de cómputo. Esto resulta en un aumento de 4x en los cálculos de matrices FP64, con grandes incrementos en los cálculos de vectores FP64. [ 13 ] La multiplicación INT32 también se ejecuta ahora a velocidad completa, al igual que la suma INT32, a diferencia de la cuarta parte de la velocidad que se observaba en GCN. [ 15 ]
Además, se agregó soporte para operaciones FP32 empaquetadas, con códigos de operación como V_PK_FMA_F32 y V_PK_MUL_F32 . [ 16 ] Las operaciones FP32 empaquetadas pueden habilitar hasta 2 veces el rendimiento, pero requieren modificación del código (como mínimo, recompilación). [ 13 ] Al igual que con CDNA, para obtener más información sobre las operaciones de CDNA 2, consulte la Guía de referencia de ISA de CDNA 2 .
Productos
ADNc 3
A diferencia de sus predecesores, CDNA 3 consta de múltiples chips, utilizados en un sistema multichip, similar a la línea de productos Zen 2 , 3 , 4 y 5 de AMD. El paquete MI300 es relativamente grande, con nueve chiplets producidos en 5 nm, colocados sobre cuatro chiplets de 6 nm. [ 19 ] Todo esto se combina con 128 GB de HBM3, utilizando ocho ubicaciones de HBM. [ 20 ] Este paquete contiene aproximadamente 146 mil millones de transistores. Se presenta en forma de Instinct MI300X y MI300A, siendo este último una APU . Estos productos se lanzaron el 6 de diciembre de 2023. [ 21 ]
El MI300X consta de 8 chips aceleradores complejos (XCD) y 4 chips de E/S (IOD). El MI300A consta de 6 XCD, 3 chips de núcleo complejo (CCD) con 8 núcleos Zen 4 cada uno funcionando a 3,7 GHz y 4 IOD. Se pueden usar varios MI300A en el mismo sistema; por ejemplo, Gigabyte fabrica una placa base de cuatro sockets diseñada para cuatro de estas APU. [ 22 ]
Productos
ADNc 4
AMD anunció los planes para MI350X y MI355X en Advancing AI 2025. [ 25 ] Los nuevos modelos vienen en dos formas: una GPU única en el formato OCP Accelerator Module (OAM) y una "plataforma" octo-GPU refrigerada por agua diseñada para instalarse en un rack. Ambas están diseñadas teniendo en cuenta la UBB (OCP universal baseboard). [ 26 ]
Véase también
Referencias
- ↑ Smith, Ryan (9 de junio de 2022). "AMD: Combinación de CDNA 3 y Zen 4 para la APU MI300 Data Center en 2023" . AnandTech . Consultado el 20 de diciembre de 2022 .
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- 1 2 3 "Documento técnico de AMD CDNA" (PDF) . amd.com . 5 de marzo de 2020. Consultado el 22 de septiembre de 2022 .
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- ↑ Aaron Klotz (14 de diciembre de 2022). "Samsung potencia 96 GPU AMD MI100 con memoria computacional radical" . Tom's Hardware . Consultado el 23 de diciembre de 2022 .
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- ↑ Anton Shilov (17 de noviembre de 2021). "Imagen de la tarjeta Instinct MI250X OAM de AMD: se revela el enorme chip de Aldebaran" . Tom's Hardware . Consultado el 20 de noviembre de 2022 .
- 1 2 3 4 5 "Hot Chips 34 – Arquitectura Instinct MI200 de AMD" . Chips and Cheese . 18 de septiembre de 2022. Consultado el 10 de noviembre de 2022 .
- 1 2 3 4 "PRESENTACIÓN DE LA ARQUITECTURA AMD CDNA™ 2" (PDF) . AMD.com . Consultado el 20 de noviembre de 2022 .
- ↑ Lam, Chester (28 de julio de 2023). "Radeon Instinct MI210 de AMD: GCN sigue viva" . Chips and Cheese . Consultado el 2 de octubre de 2025 .
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- ↑ Paul Alcorn (5 de enero de 2023). "APU AMD Instinct MI300 para centros de datos: 13 chiplets, 146 mil millones de transistores" . Tom's Hardware . Consultado el 22 de enero de 2023 .
- ↑ Kennedy, Patrick (6 de diciembre de 2023). "Lanzamiento de las GPU AMD Instinct MI300X y las APU MI300A para la era de la IA" . ServeTheHome . Consultado el 15 de abril de 2024 .
- ↑ Lam, Chester. "Dentro del subsistema de memoria gigante del AMD Instinct MI300A" . chipsandcheese.com . Consultado el 2 de octubre de 2025 .
- ↑ Bonshor, Ryan Smith, Gavin. "Blog en vivo del lanzamiento de AMD Advancing AI & Instinct MI300 (Comienza a las 10:00 PT/18:00 UTC)" . www.anandtech.com . Archivado del original el 7 de diciembre de 2023. Consultado el 3 de junio de 2024 .
{{cite web}}: CS1 maint: varios nombres: lista de autores ( enlace ) - ↑ Smith, Ryan. "AMD planea lanzar la Massive Memory Instinct MI325X en el cuarto trimestre de 2024 y presenta su hoja de ruta de aceleradores hasta 2026" . www.anandtech.com . Consultado el 3 de junio de 2024 .
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- ↑ "GPU AMD Instinct™ Serie MI350" . amd.com .
Enlaces externos
- Página web oficial
- Documento técnico sobre la arquitectura AMD CDNA
- Documento técnico sobre la arquitectura AMD CDNA 2
- Documento técnico sobre la arquitectura AMD CDNA 3
- Guía del usuario de LLVM para el backend AMDGPU :: Instrucciones : enumera las arquitecturas y sus conjuntos de instrucciones.
- microarquitecturas de AMD
- microarquitecturas gráficas
