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CPUID

En la arquitectura x86 , la instrucción CPUID (identificada por un CPUID código de operación ) es una instrucción suplementaria del procesador (su nombre deriva de " CPU Identif...

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En la arquitectura x86 , la instrucción CPUID (identificada por un CPUIDcódigo de operación ) es una instrucción suplementaria del procesador (su nombre deriva de " CPU Identification") que permite al software descubrir detalles del procesador. Fue introducida por Intel en 1993 con el lanzamiento de los procesadores Pentium y los últimos procesadores 486. [ 1 ]

Un programa puede utilizar esta información CPUIDpara determinar el tipo de procesador y si se han implementado características como MMX / SSE .

Historia

Antes de la disponibilidad general de la CPUIDinstrucción, los programadores escribían código máquina esotérico que explotaba pequeñas diferencias en el comportamiento de la CPU para determinar la marca y el modelo del procesador. [ 2 ] [ 3 ] [ 4 ] [ 5 ] Con la introducción del procesador 80386, EDX al reiniciar indicaba la revisión, pero esto solo se podía leer después del reinicio y no había una forma estándar para que las aplicaciones leyeran el valor.

Fuera de la familia x86, los desarrolladores todavía deben recurrir en su mayoría a procesos esotéricos (que implican la sincronización de instrucciones o la detección de fallos de la CPU) para determinar las variaciones existentes en el diseño de la CPU.

Por ejemplo, en la serie Motorola 68000 —que nunca tuvo CPUIDinstrucciones de ningún tipo— ciertas instrucciones específicas requerían privilegios elevados. Estas instrucciones podían usarse para diferenciar los distintos miembros de la familia de CPU. En el Motorola 68010, la instrucción MOVE from SR se convirtió en privilegiada. Dado que el 68000 ofrecía una instrucción MOVE from SR sin privilegios , las dos CPU diferentes podían distinguirse al activarse una condición de error de la CPU.

Si bien la CPUIDinstrucción es específica de la arquitectura x86, otras arquitecturas (como ARM) suelen proporcionar registros integrados que se pueden leer de maneras predefinidas para obtener el mismo tipo de información que proporciona la CPUIDinstrucción x86.

Llamando a CPUID

El CPUIDcódigo de operación es 0F A2. La compatibilidad del procesador con la instrucción se puede detectar cambiando correctamente el indicador ID (bit 21) en el registro EFLAGS .

En lenguaje ensamblador , la CPUIDinstrucción no toma parámetros, ya que CPUIDutiliza implícitamente el registro EAX para determinar la categoría principal de información devuelta. En la terminología más reciente de Intel, esto se denomina hoja CPUID. CPUIDDebe llamarse con EAX = 0primero, ya que esto almacenará en el registro EAX el parámetro de llamada EAX más alto (hoja) que implementa la CPU.

Para obtener información de funciones extendidas, CPUIDse debe llamar con el bit más significativo de EAX activado. Para determinar el parámetro de llamada de función extendida más alto, llame CPUIDcon EAX = 80000000h.

Las hojas de CPUID mayores que 3 pero menores que 80000000 solo son accesibles cuando los registros específicos del modelo tienen IA32_MISC_ENABLE.BOOT_NT4 [bit 22] = 0 (lo cual es así por defecto). Como su nombre indica, Windows NT 4.0 hasta SP6 no arrancaba correctamente a menos que este bit estuviera activado, [ 6 ] pero las versiones posteriores de Windows no lo necesitan, por lo que se puede asumir que las hojas básicas mayores que 4 son visibles en los sistemas Windows actuales. A partir de abril de 2024Los permisos básicos válidos llegan hasta las 23 horas, pero la información que devuelven algunos permisos no se divulga en la documentación disponible públicamente, es decir, está "reservada".

Algunas de las hojas añadidas más recientemente también tienen subhojas, que se seleccionan a través del registro ECX antes de llamar CPUID.

EAX=0: Parámetro de función más alto e ID del fabricante

Esto devuelve la cadena de identificación del fabricante de la CPU : una cadena ASCII de doce caracteres almacenada en EBX, EDX, ECX (en ese orden). El parámetro de llamada básico más alto (el valor más grande que se puede establecer en EAX antes de la llamada ) se devuelve en EAX. CPUID

Aquí hay una lista de procesadores y la función de mayor nivel implementada.

A continuación se muestran las cadenas de identificación utilizadas por los procesadores reales, listadas en orden de su introducción:

  • "GenuineIntel" – Intel
  • "UMC UMC UMC " – UMC
  • "AuthenticAMD" – AMD
  • "CyrixInstead" – Cyrix – también licenciada por STMicroelectronics e IBM
  • "NexGenDriven" – NexGen
  • "CentaurHauls" – Centaur – propiedad de IDT , luego de VIA , luego de Zhaoxin.
  • "RiseRiseRise" - Elevar
  • "SiS SiS SiS " – SiS (ex-Rise)
  • "GenuineTMx86" – Transmeta – utilizado en la hoja CPUID estándar 0000_0000h, para compatibilidad con Intel
  • "TransmetaCPU" – Transmeta – utilizado en las hojas extendidas CPUID 8000_0000h y 8086_0000h
  • "Geode by NSC" – National Semiconductor – adquirida por AMD
  • "Vortex86 SoC" – DM&P Vortex86 (ex-SiS)
  • "Genuine  RDC" – RDC Semiconductor Co. Ltd. [ 7 ] (ex-SiS)
  • "HygonGenuine" – Hygon (linaje AMD Zen)
  • "  Shanghai  " – Zhaoxin (linaje del centauro Isaías)
  • "GenuineIotel" – Intel – raro – probablemente causado por un error de 1 bit – un informe completo + algunos informes parciales [ 8 ] [ 9 ]

Las siguientes son cadenas de identificación que probablemente sean falsas:

Las siguientes son cadenas de identificación utilizadas por los núcleos de CPU de software de código abierto :

  • "GenuineAO486" – CPU ao486 (antigua) [ 12 ] [ 13 ]
  • "MiSTer AO486" – CPU ao486 (nueva) [ 14 ] [ 13 ]
  • "GenuineIntel" – Núcleo v586 [ 15 ] (esto es idéntico a la cadena de identificación de Intel)

Las siguientes son cadenas de identificación utilizadas por las máquinas virtuales:

Por ejemplo, en un GenuineIntelprocesador, los valores devueltos en EBX son 0x756e6547, EDX son 0x49656e69y ECX son 0x6c65746e. El siguiente código de ejemplo muestra la cadena de identificación del proveedor, así como el parámetro de llamada más alto que implementa la CPU.

.intel_syntax sin prefijo.texto.m0: .string "CPUID: %x\n".m1: .string "Número de función básica más grande implementado: %i\n".m2: .string "ID del proveedor: %s\n".globl principalprincipal:empujar r12mov eax , 1sub rsp , 16ID de CPUlea rdi , .m0 [ rip ]mov esi , eaxllamar a printfxor eax , eaxID de CPUlea rdi , .m1 [ rip ]mov esi , eaxmov r12d , edxmov ebp , ecxllamar a printfmov 3 [ rsp ], ebxleer rsi , 3 [ rsp ]lea rdi , .m2 [ rip ]mov 7 [ rsp ], r12dmov 11 [ rsp ], ebpllamar a printfagregar rsp , 16pop r12retirado.section .note.GNU - stack , "" , @ progbits

En algunos procesadores, es posible modificar la cadena de identificación del fabricante que informa CPUID.(EAX=0) escribiendo una nueva cadena de identificación en registros específicos del modelo (MSR ) particulares mediante la WRMSRinstrucción. Esto se ha utilizado en procesadores que no son de Intel para habilitar funciones y optimizaciones que se han deshabilitado por software para las CPU que no devuelven la GenuineIntelcadena de identificación. [ 27 ] Entre los procesadores que se sabe que poseen dichos MSR se incluyen:

EAX=1: Bits de información y características del procesador

Esto devuelve la revisión , el modelo, el nombre en clave de la microarquitectura y la información de la familia de la CPU en el registro EAX (también llamado firma de una CPU), los indicadores de características en los registros EDX y ECX, y la información adicional de características en el registro EBX. [ 35 ]

  • El ID de revisión es un número de revisión del producto asignado debido a correcciones de errores u otros cambios.
  • El modelo de procesador real se deriva de los campos Modelo, ID de modelo extendido e ID de familia. Si el campo ID de familia es 6 o 15, el modelo es igual a la suma del campo ID de modelo extendido (desplazado 4 bits a la izquierda) y el campo Modelo. En caso contrario, el modelo es igual al valor del campo Modelo.
  • La familia de procesadores se determina a partir de los campos ID de familia e ID de familia extendida. Si el campo ID de familia es igual a 15, la familia corresponde a la suma de los campos ID de familia extendida e ID de familia. En caso contrario, la familia corresponde al valor del campo ID de familia.
  • El significado del campo Tipo de procesador se muestra en la tabla a continuación.

A octubre de 2023, se conocen los siguientes identificadores de familia de procesadores x86: [ 37 ]

  1. ↑ El procesador i386 no admite laCPUIDinstrucción; sin embargo, sí devuelve el ID de familia3hen el valor de reinicio de EDX.
  2. ↑ Se ha informado que se evitó deliberadamente el usode Family ID para la familia de procesadores Pentium 4 debido a la incompatibilidad con Windows NT 4.0. [ 46 ]8h
  1. ↑ En las CPU con más de 128 procesadores lógicos en un solo paquete (por ejemplo, Intel Xeon Phi 7290 [ 51 ] y AMD Threadripper Pro 7995WX [ 52 ] ), el valor en el bit 23:16 se establece en un valor que no es potencia de 2.
  2. ↑ El ID APIC local también se puede identificar mediante la hoja cpuid 0Bh ( CPUID.0Bh.EDX[x2APIC-ID] ). En las CPU con más de 256 procesadores lógicos en un solo paquete (por ejemplo, Xeon Phi 7290), se debe usar la hoja 0Bh porque el ID APIC no cabe en 8 bits.

La información del procesador y los indicadores de características son específicos del fabricante, pero normalmente, otros fabricantes utilizan los valores de Intel por motivos de compatibilidad.

  1. ↑ En algunos procesadores antiguos, la ejecuciónCPUIDcon un índice de hoja (EAX) mayor que 0 puede dejar EBX y ECX sin modificar, conservando sus valores anteriores. Por este motivo, se recomienda poner a cero EBX y ECX antes de ejecutarCPUIDcon un índice de hoja de 1.

    Entre los procesadores que presentan este comportamiento se incluyen Cyrix MII [ 54 ] e IDT WinChip 2. [ 55 ]

  2. ↑ En los procesadores de IDT, Transmeta y Rise (IDs de proveedorCentaurHauls,GenuineTMx86yRiseRiseRise), laCMPXCHG8Binstrucción siempre es compatible, sin embargo, es posible que el bit de característica para la instrucción no esté activado. Esta es una solución alternativa para un error en Windows NT. [ 56 ]
  3. ↑ En los primeros procesadores AMD K5 (AuthenticAMDFamilia 5 Modelo 0), el bit 9 de EDX solía indicar compatibilidad con PGE. Esto se trasladó al bit 13 a partir del K5 Modelo 1. [ 57 ]
  4. ↑ Intel AP-485, revisiones 006 [ 58 ] a 008, enumera CPUID.(EAX=1):EDX[bit 10] con el nombre "MTRR" (aunque descrito como "Reservado"/"No cuente con su valor") - este nombre fue eliminado en revisiones posteriores de AP-485, y el bit ha sido listado como reservado sin nombre desde entonces.
  5. ↑ Solo en los procesadores Pentium Pro (GenuineIntelFamilia 6 Modelo 1), el bit EDX 11 no es válido: el bit está activado, pero lasSYSENTERinstruccionesSYSEXITno son compatibles con el Pentium Pro. [ 59 ]
  6. ↑ Para los MTRR, la información adicional sobre las características no está disponible a través de CPUID, sino a través delMTRRCAPMSR de solo lectura (MSR0FEh). Este MSR tiene la siguiente estructura:
  7. ↑ Algunos procesadores Intel 64 muy antiguos tienen elCMPXCHG16Bbit de característica activado aunque no admitan la instrucción; esto se aplica solo aGenuineIntelFamily0FhModel 3 Stepping 4 (Pentium 4 de 90 nm). [ 62 ]
  8. ↑FCMOV yFCOMIlas instrucciones solo están disponibles si también está presente la FPU x87 integrada (indicado por el bit 0 de EDX).
  9. ↑ El bit 16 de ECX aparece como "Reservado" en la documentación pública de Intel y AMD, y no está activado en ningún procesador conocido. Sin embargo, se informa que algunas versiones del kernel de Windows Vista comprueban este bit [ 63 ] ; si está activado, Vista lo reconocerá como una característica de "canales del procesador".
  10. ↑ En las CPU Intel y Transmeta [ 31 ] que admiten PSN (Número de serie del procesador), el PSN se puede deshabilitar configurando el bit 21 de MSR119h(BBL_CR_CTL) a 1. Al hacerlo, se eliminará la hoja 3 y se hará que CPUID.(EAX=1):EDX[bit 18] devuelva 0.
  11. ↑ En procesadores x86 que no son Itanium, la compatibilidad con el bit No-execute se indica en CPUID.(EAX=8000_0001):EDX[bit 20] en su lugar.
  12. ↑ El bit 28 de EDX, si está activado, indica que los bits 23:16 de CPUID.(EAX=1):EBX son válidos. Si este bit no está activado, el paquete de CPU contiene solo 1 procesador lógico.

    En la documentación antigua, este bit suele aparecer como un indicador de " tecnología Hyper-threading " [ 67 ] ; sin embargo, si bien este indicador es un requisito previo para la compatibilidad con Hyper-Threading, por sí solo no indica compatibilidad con Hyper-Threading y se ha activado en muchas CPU que no cuentan con ningún tipo de tecnología multihilo. [ 68 ]

Los campos reservados deben enmascararse antes de utilizarlos para la identificación del procesador.

EAX=2: Información del descriptor de caché y TLB

Esto devuelve una lista de descriptores que indican las capacidades de caché y TLB en los registros EAX, EBX, ECX y EDX.

En los procesadores que admiten esta hoja, llamar CPUIDcon EAX=2 hará que el byte inferior de EAX se establezca en 01h[ a ] ​​y los 15 bytes restantes  de EAX/EBX/ECX/EDX se llenen con 15 descriptores, un byte cada uno. Estos descriptores proporcionan información sobre las cachés, TLB y prefetch del procesador. Normalmente es una caché o TLB por descriptor, pero algunos valores de descriptor también proporcionan otra información; en particular, 00hse usa para un descriptor vacío, FFhindica que la hoja no contiene información de caché válida y que se debe usar la hoja 4h en su lugar, e FEhindica que la hoja no contiene información de TLB válida y que se debe usar la hoja 18h en su lugar. También hay algunos casos, como los descriptores 63hy C3h, donde un solo descriptor proporciona información sobre múltiples TLB. Los descriptores pueden aparecer en cualquier orden.

Para cada uno de los cuatro registros (EAX, EBX, ECX, EDX), si el bit 31 está activado, entonces no se debe considerar que el registro contiene descriptores válidos (por ejemplo, en Itanium en modo IA-32, CPUID(EAX=2) devuelve 80000000hEDX; esto debe interpretarse como que EDX no contiene información válida, no que contiene un descriptor para una caché L2 de 512K).

La tabla que aparece a continuación proporciona, para valores de descriptor conocidos, una descripción resumida de la caché o TLB indicada por dicho valor de descriptor (u otra información, cuando corresponda). Los sufijos utilizados en la tabla son:

  • K, M, G  : kibibyte, mebibyte, gibibyte (capacidad para cachés, tamaño de página para TLBs)
  • E  : entradas (para TLB; por ejemplo, 64E = 64 entradas)
  • p  : tamaño de página (por ejemplo, 4Kp para TLB donde cada entrada describe una página  de 4 KiB , 4K/2Mp para TLB donde cada entrada puede describir una página de 4 KiB o una página enorme de 2 MiB)  
  • L  : tamaño de la línea de caché (por ejemplo, 32L = tamaño de línea de caché de 32 bytes)
  • S  : tamaño del sector de caché (por ejemplo, 2S significa que la caché utiliza sectores de 2 líneas de caché cada uno).
  • A : asociatividad (por ejemplo, 6A = asociativo  de 6 vías , FA = totalmente asociativo)
  1. ↑ En la documentación antigua de Intel, el byte inferior del valor devuelto en EAX se describe como la especificación del número de veces queCPUIDdebe llamarse con EAX=2 para obtener todos los descriptores de caché/TLB. Sin embargo, todos los procesadores conocidos que implementan esta hoja devuelven01heste byte, y la documentación más reciente de Intel (SDM rev 053 [ 72 ] y posteriores) especifica que este byte tiene el valor01h.
  2. 1 2 Para los descriptores0Dhy0Eh, Intel AP-485 rev 37 [ 73 ] enumera las cachés que describen como que tienen ECC ; esto se eliminó en la revisión 38 y documentación posterior de Intel.
  3. 1 2 3 4 5 6 7 8 9 Los descriptores10h,15h,1Ah,88h,89h,8Ah,90h,96h,9Bhestán documentados solo para el modo de operación IA-32 de Itanium . [ 74 ]
  4. ↑ La caché descrita por el descriptor21hse denomina en algunos lugares (por ejemplo, AP-485 rev 36 [ 75 ] pero no rev 37) "MLC" (Mid-Level Cache).
  5. 1 2 3 4 Los valores de descriptor26h,27h,28hy81hno aparecen en la documentación de Intel y no se utilizan en ninguna CPU lanzada conocida. (81hse ha visto en muestras de ingeniería del Intel Timna cancelado . [ 85 ] ) Sin embargo, se ha informado que son reconocidos por el kernel de Windows NT v5.1 ( Windows XP ) y superior.81htambién es reconocido por v5.0 ( Windows 2000 ). [ 86 ]
  6. 1 2 3 4 5 6 7 Los descriptores39h-3Ehse73henumeran en la revisión 36 de Intel AP-485, [ 75 ] pero se han eliminado de la documentación posterior de Intel a pesar de que varios de ellos se han utilizado en las CPU de Intel (principalmente en las CPU Celeron basadas en Netburst , por ejemplo39hen "Willamette-128" , [ 76 ]3Bh en "Northwood-128", [ 77 ] y3Chen "Prescott-256" [ 78 ] ).
  7. ↑ El descriptor3Fh, a fecha de noviembre de 2024, no figura en ninguna documentación conocida de Intel; sin embargo, se utiliza en los procesadores Intel Tolapai , [ 79 ] y aparece en un parche del kernel de Linux proporcionado por Intel. [ 80 ]
  8. 1 2 3 4 La documentación del procesador VIA Cyrix III "Joshua" (CyrixInsteadFamilia 6 Modelo 5) indica que este procesador utiliza valores de descriptor74hy77hpara sus TLB, y valores42hy82hpara sus cachés, pero no especifica a qué cachés/TLB del procesador corresponde cada uno de estos valores de descriptor. [ 81 ]
  9. ↑ El descriptor49hindica una caché de nivel 3 enGenuineIntellas CPU Family 0Fh Model 6 (Xeon basado en Pentium 4) y una caché de nivel 2 en otras CPU.
  10. ↑ La documentación CPUID de Intel no especifica la asociatividad de la ITLB indicada por el descriptor4Fh. Los procesadores que utilizan este descriptor (Intel Atom "Bonnell" [ 82 ] ) se describen en otros lugares como poseedores de una ITLB de 32 entradas totalmente asociativa. [ 83 ]
  11. 1 2 En las CPU Cyrix y Geode (ID de proveedorCyrixInsteadyGeode by NSC), los descriptores70hy80htienen un significado diferente: [ 84 ]
    • El descriptor 70hindica una TLB asociativa de 4 vías con instrucciones y datos compartidos de 32 entradas y un tamaño de página de 4K.
    • El descriptor 80hindica una  caché L1 compartida de instrucciones y datos de 16 KiB con asociatividad de conjuntos de 4 vías y un tamaño de línea de caché de 16  bytes.
  12. ↑ El descriptor76haparece listado como una caché L2 de 1 MiB en la revisión 37 de Intel AP-485, [ 73 ] pero como una TLB de instrucciones en la revisión 38 y en toda la documentación posterior de Intel.
  13. 1 2 3 Los descriptores77h,7Eh,8Dhestán documentadossolo para el modo de operación IA-32 de Itanium 2. [ 87 ]
  14. ↑ Bajo el modo de operación IA-32 de Itanium 2, el tamaño de la caché L3 siempre se informa como 3 MiB independientemente del tamaño real de la caché. [ 88 ]
  15. ↑ Para el descriptorB1h, la capacidad de TLB es de 8 elementos cuando se utilizan páginas de 2 MiB, pero se reduce a 4 elementos cuando se utilizan páginas de 4 MiB.
  16. ↑ Para el descriptorC3h, muchos procesadores Intel que usan este descriptor tienen una TLB L2 que es asociativa por conjuntos de 12 vías, no de 6 vías. Esto se aplica al menos a las CPU Skylake [ 90 ] y Whiskey/Kaby/Coffee/Comet Lake [ 91 ] .
  17. 1 2 La precarga especificada por los descriptoresF0hesF1hel paso recomendado para la precarga de memoria con laPREFETCHNTAinstrucción. [ 93 ]

EAX=3: Número de serie del procesador

Esto devuelve el número de serie del procesador. El número de serie del procesador se introdujo en el Intel Pentium III , pero debido a preocupaciones de privacidad, esta función ya no se implementa en modelos posteriores (el bit de la función PSN siempre se borra). Los procesadores Efficeon y Crusoe de Transmeta también ofrecen esta función. Sin embargo, las CPU de AMD no implementan esta función en ningún modelo.

Para las CPU Intel Pentium III, leaf 3 devuelve los 64 bits inferiores del número de serie del procesador de 96 bits en EDX:ECX; los 32 bits superiores del número de serie se toman de la firma de la CPU devuelta en EAX cuando CPUIDse llama con EAX=1. [ 94 ] .

Para las CPU Transmeta Crusoe y Efficeon, la hoja 3 devuelve un número de serie del procesador de 128 bits en EAX:EBX:ECX:EDX [ 95 ] (Los 32 bits superiores de este número de serie, entregados en EAX, siempre son 0 en los procesadores Crusoe [ 96 ] pero se sabe que son distintos de cero en al menos algunos procesadores Efficeon. [ 97 ] )

Tenga en cuenta que la función del número de serie del procesador debe estar habilitada en la configuración del BIOS para que funcione correctamente.

EAX=4 y EAX=8000'001Dh: Jerarquía y topología de la caché

Estas dos hojas se utilizan para proporcionar información sobre los niveles de jerarquía de caché disponibles para el núcleo del procesador en el que CPUIDse ejecuta la instrucción. Leaf 4se utiliza en procesadores Intel y leaf 8000'001Dhse utiliza en procesadores AMD; ambas devuelven datos en EAX, EBX, ECX y EDX, utilizando el mismo formato de datos excepto que leaf 4devuelve algunos campos adicionales que se consideran "reservados" para leaf 8000'001Dh. Ambas proporcionan información de caché de CPU en una serie de subhojas seleccionadas por ECX; para obtener información sobre todos los niveles de caché, es necesario invocar CPUIDrepetidamente, con EAX= 4o 8000'001Dhy ECX establecido en valores crecientes a partir de 0 (0,1,2,...) hasta que se encuentre una subhoja que no describa ninguna caché (EAX[4:0]=0). Las subhojas que sí devuelven información de caché pueden aparecer en cualquier orden, pero todas aparecerán antes de la primera subhoja que no describa ninguna caché.

En la tabla siguiente, los campos que están definidos para leaf 4pero no para leaf 8000'001Dhestán resaltados con color de celda amarillo y un elemento (#4) .

  1. ↑ Intel AP-485, revisiones 31 [ 98 ] y 32, enumeran los bits 9:0 de EDX como un campo "Prefetch Stride"; esto se eliminó en la revisión 33 y en toda la documentación posterior de Intel, y no se conoce ningún procesador que utilice EDX de esta manera.
  2. ↑ El bit 4 de EDX no aparece en ninguna documentación pública conocida de Intel, pero se ha observado que está configurado para la caché de nivel 2 de los procesadores Intel Xeon Phi x200 ("Knights Landing"). [ 99 ]
  3. 1 2 Para la hoja 4 de CPUID, los bits 11:10 de EAX están documentadossolo para el procesadorGenuineIntelFamilia ). [ 47 ] Para otros procesadores, se deben usar los bits 1:0 de EDX en su lugar.0Bh

Para cualquier caché que sea válida y no totalmente asociativa, el valor devuelto en ECX es el número de conjuntos en la caché menos 1. (Para cachés totalmente asociativas, ECX debe tratarse como si devolviera el valor 0). Para cualquier caché dada descrita por una subhoja de CPUIDhoja 4o 8000'001Dh, el tamaño total de la caché en bytes se puede calcular como:

CacheSize = (EBX[11:0]+1) * (EBX[21:12]+1) * (EBX[31:22]+1) * (ECX+1)

Por ejemplo, en las CPU Intel Crystalwell , ejecutar CPUID con EAX=4 y ECX=4 hará que el procesador devuelva la siguiente información de tamaño para su caché de nivel 4 en EBX y ECX: EBX=03C0F03Fy ECX=00001FFF- esto debe tomarse para decir que esta caché tiene un tamaño de línea de caché de 64 bytes (EBX[11:0]+1), tiene 16 líneas de caché por etiqueta (EBX[21:12]+1), es asociativa por conjuntos de 16 vías (EBX[31:22]+1) con 8192 conjuntos (ECX+1), para un tamaño total de 64*16*16*8192=134217728 bytes, o 128 mebibytes.

EAX=4 y EAX=Bh: Topología de hilos/núcleos y caché de Intel

Estas dos hojas se utilizan para la enumeración de la topología del procesador (hilo, núcleo, paquete) y la jerarquía de caché en los procesadores multinúcleo (y con hyperthreading) de Intel. [ 100 ] A partir de 2013AMD no utiliza estas hojas, sino que tiene formas alternativas de realizar la enumeración de núcleos. [ 101 ]

A diferencia de la mayoría de las demás hojas CPUID, la hoja Bh devolverá valores diferentes en EDX dependiendo del procesador lógico en el que se ejecute la instrucción CPUID; el valor devuelto en EDX es en realidad el ID x2APIC del procesador lógico. Sin embargo, el espacio de ID x2APIC no está mapeado de forma continua a los procesadores lógicos; puede haber huecos en el mapeo, lo que significa que algunos ID x2APIC intermedios no necesariamente corresponden a ningún procesador lógico. En los demás registros se proporciona información adicional para mapear los ID x2APIC a los núcleos. Aunque la hoja Bh tiene subhojas (seleccionadas por ECX como se describe más adelante), el valor devuelto en EDX solo se ve afectado por el procesador lógico en el que se ejecuta la instrucción, pero no por la subhoja.

La topología del procesador o procesadores expuesta por la hoja Bh es jerárquica, pero con la peculiaridad de que el orden de los niveles (lógicos) en esta jerarquía no necesariamente se corresponde con el orden en la jerarquía física ( SMT /núcleo/paquete). Sin embargo, cada nivel lógico puede consultarse como una subhoja ECX (de la hoja Bh) para determinar su correspondencia con un "tipo de nivel", que puede ser SMT, núcleo o "inválido". El espacio de identificadores de nivel comienza en 0 y es continuo, lo que significa que si un identificador de nivel es inválido, todos los identificadores de niveles superiores también lo serán. El tipo de nivel se devuelve en los bits 15:08 de ECX, mientras que el número de procesadores lógicos en el nivel consultado se devuelve en EBX. Finalmente, la conexión entre estos niveles y los identificadores x2APIC se devuelve en EAX[4:0] como el número de bits que el identificador x2APIC debe desplazarse para obtener un identificador único en el siguiente nivel.

Por ejemplo, un procesador Westmere de doble núcleo con capacidad de hyperthreading (es decir, dos núcleos y cuatro hilos en total) podría tener identificadores x2APIC 0, 1, 4 y 5 para sus cuatro procesadores lógicos. La hoja Bh (=EAX), subhoja 0 (=ECX) de CPUID podría, por ejemplo, devolver 100h en ECX, lo que significa que el nivel 0 describe la capa SMT (hyperthreading), y devolver 2 en EBX porque hay dos procesadores lógicos (unidades SMT) por núcleo físico. El valor devuelto en EAX para esta subhoja 0 debería ser 1 en este caso, porque desplazar los identificadores x2APIC mencionados anteriormente un bit a la derecha da un número de núcleo único (en el siguiente nivel de la jerarquía de identificadores de nivel) y borra el bit del identificador SMT dentro de cada núcleo. Una forma más sencilla de interpretar esta información es que el último bit (bit número 0) del identificador x2APIC identifica la unidad SMT/hyperthreading dentro de cada núcleo en nuestro ejemplo. Avanzar a la subhoja 1 (haciendo otra llamada a CPUID con EAX=Bh y ECX=1) podría, por ejemplo, devolver 201h en ECX, lo que significa que este es un nivel de tipo de núcleo, y 4 en EBX porque hay 4 procesadores lógicos en el paquete; EAX devuelto podría ser cualquier valor mayor que 3, porque sucede que el bit número 2 se usa para identificar el núcleo en el id x2APIC. Tenga en cuenta que el bit número 1 del id x2APIC no se usa en este ejemplo. Sin embargo, EAX devuelto en este nivel bien podría ser 4 (y sucede que lo es en un Clarkdale Core i3 5x0) porque eso también da un id único en el nivel del paquete (=0 obviamente) cuando desplaza el id x2APIC por 4 bits. Finalmente, puede que se pregunte qué nos puede decir la hoja EAX=4 que no hayamos descubierto ya. En EAX[31:26] devuelve los bits de máscara APIC reservados para un paquete; En nuestro ejemplo, sería 111b porque los bits del 0 al 2 se utilizan para identificar procesadores lógicos dentro de este paquete, pero el bit 1 también está reservado, aunque no forma parte del esquema de identificación de procesadores lógicos. En otras palabras, los identificadores APIC del 0 al 7 están reservados para el paquete, aunque la mitad de estos valores no se corresponden con un procesador lógico.

La jerarquía de caché del procesador se explora observando las subhojas de la hoja 4. Los identificadores APIC también se utilizan en esta jerarquía para transmitir información sobre cómo las unidades SMT y los núcleos comparten los diferentes niveles de caché. Para continuar con nuestro ejemplo, la caché L2, que es compartida por las unidades SMT del mismo núcleo pero no entre núcleos físicos en el Westmere, se indica mediante el valor 1 de EAX[26:14], mientras que la información de que la caché L3 es compartida por todo el paquete se indica estableciendo esos bits en (al menos) 111b. Los detalles de la caché, incluyendo el tipo, el tamaño y la asociatividad de la caché, se comunican a través de los demás registros en la hoja 4.

Tenga en cuenta que las versiones anteriores de la nota de aplicación 485 de Intel contienen información engañosa, en particular con respecto a la identificación y el conteo de núcleos en un procesador multinúcleo; [ 102 ] los errores derivados de la mala interpretación de esta información incluso se han incorporado al código de ejemplo de Microsoft para el uso de CPUID, incluso para la edición 2013 de Visual Studio, [ 103 ] pero el código de ejemplo de Intel para identificar la topología del procesador [ 100 ] tiene la interpretación correcta, y el Manual del desarrollador de software de Intel actual tiene un lenguaje más claro. El código de producción multiplataforma (de código abierto) [ 104 ] de Wildfire Games también implementa la interpretación correcta de la documentación de Intel.

En una presentación de Intel de 2010 se muestran ejemplos de detección de topología que involucran procesadores Intel más antiguos (anteriores a 2010) que carecen de x2APIC (por lo tanto, no implementan la hoja EAX=Bh). [ 105 ] Tenga en cuenta que el uso de ese método de detección antiguo en procesadores Intel de 2010 y posteriores puede sobreestimar el número de núcleos y procesadores lógicos porque el método de detección antiguo supone que no hay huecos en el espacio de ID de APIC, y esta suposición es violada por algunos procesadores más nuevos (a partir de la serie Core i3 5x0), pero estos procesadores más nuevos también vienen con un x2APIC, por lo que su topología se puede determinar correctamente utilizando el método de hoja EAX=Bh.

EAX=5: Características de MONITOR/MWAIT

Esto devuelve información sobre las funciones relacionadas con las MONITORinstrucciones MWAITen los registros EAX, EBX, ECX y EDX.

  1. ↑ Los estados C0 a C7 son estados C específicos del procesador, que no necesariamente se corresponden 1:1 con los estados C de ACPI .

EAX=6: Gestión térmica y energética

Esto devuelve los bits de características en el registro EAX e información adicional en los registros EBX, ECX y EDX.

  1. ↑ Solo en los procesadores de la familia Intel Pentium 4 (GenuineIntelfamilia 0Fh), el bit 2 de EAX se utiliza para indicar OPP (Protección del punto operativo) [ 107 ] en lugar de ARAT.
  2. ↑ Para habilitar el modo de acceso rápido (no serializador) para elIA32_HWP_REQUESTMSR en las CPU que lo admiten, es necesario establecer el bit 0 delFAST_UNCORE_MSRS_CTL(657h) MSR.
  3. ↑ El bit CPUID.(EAX=6):EAX[24] aparece en las revisiones 078 a 087 del Intel SDM, pero se eliminó a partir de la revisión 088. No está activado en ningún procesador conocido.
  1. ↑ El bit "ACNT2 Capability" aparece en Intel AP-485 rev 038 [ 109 ] y 039, pero no en ninguna revisión del Intel SDM. Se sabe que esta característica solo existe en unas pocas CPU de Intel, por ejemplo, Xeon "Harpertown" stepping E0. [ 110 ]

EAX=7, ECX=0: Características extendidas

Esto devuelve indicadores de características extendidas en EBX, ECX y EDX. Devuelve el valor ECX máximo para EAX=7 en EAX.

  1. 1 2 3 A partir de abril de 2024, los bits FZM, MPRR y SGX_TEM solo aparecen enla documentación de Intel TDX [ 112 ] y no están configurados en ningún procesador conocido.

EAX=7, ECX=1: Características extendidas

Esto devuelve indicadores de características extendidas en los cuatro registros.

  1. 1 2 3 4 5 6 7 8 A partir de abril de 2026, los bits "mpsadbw_512", "avx512-rao-fp", "avx-rao-fp", "avx512-vnni-fp16", "avx512-vnni-int8", "avx512-ne-convert", "avx512-vnni-int16" y "avx512-bf16-ne" aparecen listados únicamente en un conjunto de tablas ABI del módulo Intel TDX de abril de 2026 [ 125 ] y no están configurados en ningún procesador conocido.
  2. ↑ A partir de abril de 2024, el bit DEDUP aparece solo enla documentación de Intel TDX [ 112 ] y no está configurado en ningún procesador conocido.
  3. ↑ En los procesadores AMD, la compatibilidad con las instrucciones de precarga de caché de instrucciones no se indica medianteCPUID.(EAX=7,ECX=1):EDX[14]sino medianteCPUID.(EAX=8000_0021h):EAX[20] .
  4. ↑ La compatibilidad con laMWAITinstrucción puede indicarse mediante CPUID.(EAX=1).ECX[3] o CPUID.(EAX=7,ECX=1).EDX[23]. (Se puede configurar uno o ambos). El primeroMONITORtambién indica compatibilidad con la instrucción, mientras que el segundo no indica si laMONITORinstrucción está presente o no.MWAITenMONITORsistemas que admiten la función "Monitorless MWAIT" (que a su vez se indica mediante CPUID.(EAX=5).ECX[3] ).

EAX=7, ECX=2: Características extendidas

Esto devuelve indicadores de características extendidas en EDX.

EAX, EBX y ECX están reservados.

EAX=0Dh: Características y componentes de estado de XSAVE

Esta hoja se utiliza para enumerar las características y los componentes de estado de XSAVE.

La extensión del conjunto de instrucciones XSAVE está diseñada para guardar/restaurar el estado extendido de la CPU (normalmente para el cambio de contexto ) de forma que pueda ampliarse para cubrir nuevas extensiones del conjunto de instrucciones sin que el código de cambio de contexto del sistema operativo necesite comprender las especificidades de las nuevas extensiones. Esto se logra definiendo una serie de componentes de estado , cada uno con un tamaño y un desplazamiento dentro de un área de guardado determinada, y cada uno correspondiente a un subconjunto del estado necesario para una extensión de CPU u otra. La EAX=0Dhhoja CPUID se utiliza para proporcionar información sobre qué componentes de estado admite la CPU y cuáles son sus tamaños/desplazamientos, de modo que el sistema operativo pueda reservar la cantidad adecuada de espacio y establecer los bits de habilitación asociados.

Los componentes de estado se pueden subdividir en dos grupos: estado de usuario (elementos de estado visibles para la aplicación, por ejemplo, registros vectoriales AVX-512 ) y estado de supervisor (elementos de estado que afectan a la aplicación pero no son directamente visibles para el usuario, por ejemplo, configuración de interrupciones en modo de usuario). Los elementos de estado de usuario se habilitan configurando sus bits asociados en el XCR0registro de control, mientras que los elementos de estado de supervisor se habilitan configurando sus bits asociados en el MSR IA32_XSS( 0DA0h). Los elementos de estado indicados se convierten entonces en los componentes de estado que se pueden guardar y restaurar con la familia de instrucciones XSAVE/ .XRSTOR

El mecanismo XSAVE puede manejar hasta 63 componentes de estado de esta manera. Los componentes de estado 0 y 1 ( x87 y SSE , respectivamente) tienen desplazamientos y tamaños fijos; para los componentes de estado del 2 al 62, sus tamaños, desplazamientos y algunas banderas adicionales se pueden consultar ejecutando CPUIDy EAX=0Dhestableciendo ECXal índice del componente de estado. Esto devolverá los siguientes elementos en EAX, EBX y ECX (con EDX reservado):

Intentar consultar un componente de estado no compatible de esta manera da como resultado que EAX, EBX, ECX y EDX se establezcan en 0.

Las subhojas 0 y 1 de CPUIDla hoja 0Dhse utilizan para proporcionar información sobre las características:

A partir de julio de 2023, los componentes de estado XSAVE que han sido definidos arquitectónicamente son:

  1. ↑ El bit 0XCR0está cableado a 1, de modo que las instrucciones XSAVE siempre admitirán guardar/restaurar el estado x87.
  2. ↑ Para losXCR0yIA32_XSS, el bit 63 está reservado específicamente para la expansión del vector de bits; esto excluye la existencia de un componente de estado 63.

EAX=12h: Capacidades de SGX

Esta hoja proporciona información sobre las capacidades compatibles de la función Intel Software Guard Extensions (SGX). La hoja contiene varias subhojas, que se seleccionan con ECX.

La subhoja 0 proporciona información sobre las funciones de hoja SGX compatibles en EAX y los tamaños máximos de enclave SGX compatibles en EDX; ECX está reservado. EBX proporciona un mapa de bits de bits que se pueden configurar en el campo MISCSELECT en la SECS (SGX Enclave Control Structure); este campo se utiliza para controlar la información que se escribe en la región MISC de la SSA (SGX Save State Area) cuando se produce una AEX (SGX Asynchronous Enclave Exit).

  1. 1 2 Los bits de extensiones de sobreasignación SGX (CPUID.(EAX=12h,ECX=0):EAX[bits 5 y 6]) aparecen en las revisiones 065 a 087 del Intel SDM, pero se eliminaron a partir de la revisión 088. Se sabe que estos bits se activaron en al menos algunosprocesadores IceLake-U . [ 131 ]

La subhoja 1 proporciona un mapa de bits que indica qué bits se pueden configurar en el campo ATRIBUTOS de 128 bits de SECS en EDX:ECX:EBX:EAX (esto se aplica a la copia de SECS utilizada como entrada para la ENCLS[ECREATE]función de la hoja). Los 64 bits superiores (dados en EDX:ECX) son un mapa de bits que indica qué bits se pueden configurar en la XFRM (máscara de solicitud de función X); esta máscara es una máscara de bits que indica qué componentes de estado de la CPU (ver hoja 0Dh) se guardarán en el SSA en caso de una AEX; tiene la misma disposición que el XCR0registro de control. Los demás bits se dan en EAX y EBX, como sigue:

  1. ↑ Para la copia de SECS que existe dentro de un exclave, el bit 0 (INIT) de SECS.ATTRIBUTES se utiliza para indicar que el enclave se ha inicializado conENCLS[EINIT]. Este bit debe ser 0 en la copia de SECS que se proporciona como entrada aENCLS[CREATE].

Las subhojas 2 y superiores se utilizan para proporcionar información sobre qué regiones de memoria física están disponibles para su uso como secciones EPC (Enclave Page Cache) bajo SGX.

EAX=14h: Seguimiento del procesador

Esta hoja proporciona información sobre las características de Intel Processor Trace (también conocido como Real Time Instruction Trace).

Para la subhoja 0, el valor devuelto en EAX es el índice de la subhoja más alta admitida para CPUID con EAX=14h. EBX y ECX proporcionan indicadores de características; EDX está reservado.

EAX=15h y EAX=16h: Frecuencias de reloj de la CPU, TSC, bus y cristal del núcleo.

Estas dos hojas proporcionan información sobre las distintas frecuencias de la CPU en EAX, EBX y ECX (EDX está reservado en ambas hojas).

  1. 1 2 3 4 5 Campo no enumerado si es cero.
  2. ↑ Los valores de frecuencia informados por leaf 16h son las frecuencias especificadas del procesador; son constantes para el procesador dado y no reflejan necesariamente la velocidad de reloj real de la CPU en el momento en que se llama a CPUID.

Si los valores devueltos en EBX y ECX de la hoja 15h son ambos distintos de cero, entonces la frecuencia del TSC ( Time Stamp Counter ) en Hz viene dada por TSCFreq = ECX*(EBX/EAX).

En algunos procesadores (por ejemplo, Intel Skylake ), CPUID_15h_ECX es cero, pero CPUID_16h_EAX está presente y no es cero. En todos los procesadores conocidos donde esto ocurre, [ 134 ] la frecuencia TSC es igual a la frecuencia base del procesador, y la frecuencia del reloj del cristal del núcleo en Hz se puede calcular como CoreCrystalFreq = (CPUID_16h_EAX * 10000000) * (CPUID_15h_EAX/CPUID_15h_EBX).

En los procesadores que enumeran la relación TSC/Core Crystal Clock en la hoja 15h de CPUID, la frecuencia del temporizador APIC será la frecuencia del Core Crystal Clock dividida por el divisor especificado por el Divide Configuration Register de APIC. [ 135 ]

EAX=17h: Enumeración de atributos del proveedor de SoC

Esta hoja está presente en sistemas donde un núcleo IP de CPU x86 se implementa en un SoC ( Sistema en chip ) de otro proveedor; mientras que las demás hojas CPUIDproporcionan información sobre el núcleo de CPU x86, esta hoja proporciona información sobre el SoC. Esta hoja toma un índice de subhojas en ECX.

La subhoja 0 devuelve un índice máximo de subhoja en EAX (al menos 3) e información de identificación de SoC en EBX/ECX/EDX:

  1. ↑ A partir de mayo de 2024, se sabe que Intel ha asignado los siguientes ID de proveedor:
  2. ↑ A partir de mayo de 2024, la documentación de Intel no especifica qué esquema de enumeración "Estándar de la industria" utilizar para el ID de proveedor en EBX[15:0] si EBX[16] está configurado.

Las subhojas 1 a 3 devuelven una cadena de 48 bytes con la marca del proveedor del SoC en formato UTF-8 . La subhoja 1 devuelve los primeros 16 bytes en EAX, EBX, ECX, EDX (en ese orden); la subhoja 2 devuelve los siguientes 16 bytes y la subhoja 3 devuelve los últimos 16 bytes. Se permite, pero no es obligatorio, que la cadena termine en nulo .

EAX=18h: Jerarquía y topología de TLB

Esta hoja proporciona información sobre las TLB ( búferes de traducción anticipada ) disponibles para el núcleo del procesador en el que CPUIDse ejecuta la instrucción. Esta hoja contiene varias subhojas, seleccionadas con ECX.

Cuando se invoca con ECX=0, devolverá el índice de la subhoja admitida más alta en EAX y todos los bits a cero en los 5 bits inferiores de EDX; los bits restantes de EDX, así como EBX y ECX, están reservados.

Cuando se invoca con ECX≠0, devuelve información sobre una TLB, y ECX (que varía de 1 al sub-hoja más alto admitido) selecciona la TLB sobre la que se devuelve la información. Las TLB de un procesador determinado pueden aparecer en cualquier orden. La información devuelta para una TLB determinada incluye el número de conjuntos en ECX, así como información adicional en EBX y EDX (EAX está reservado):

  1. ↑ Si EDX[4:0] se devuelve como 0, entonces la subhoja se considera inválida: no describe una TLB y ninguno de los otros datos devueltos en EBX, ECX o los bits restantes de EDX son válidos.

    Es posible que aparezca una subhoja válida después de una subhoja no válida.

EAX=19h: Características de Intel Key Locker

Esta hoja proporciona información sobre las características de Intel Key Locker en EAX, EBX y ECX. EDX está reservado.

  1. ↑ A partir de abril de 2024, el bit "Restricción de proceso" solo aparece enla documentación de Intel TDX [ 112 ] y no está configurado en ningún procesador conocido.

EAX=1Dh: Información del mosaico Intel AMX

Cuando ECX=0, se enumera en EAX la subhoja "palette" admitida de mayor nivel. Cuando , se devuelve ECX≥1información sobre la paleta n .

EAX=1Eh: TMULInformación del multiplicador de mosaicos Intel AMX ( )

Esta hoja devuelve información sobre la unidad AMXTMUL (multiplicador de mosaico). La hoja proporciona varias subhojas, que se seleccionan con ECX.

La subhoja 0 devuelve la subhoja máxima admitida en EAX e información básica de TMUL en EBX; la subhoja 1 devuelve información adicional sobre las características en EAX.

  1. ↑ Anteriormente figuraba como una extensión futura, [ 137 ] pero se eliminó en la versión 059. [ 138 ]
  2. ↑ Anteriormente figuraba como una extensión futura, pero se eliminó en la versión 062. [ 139 ]

EAX=21h: Reservado para enumeración TDX

Cuando Intel TDX ( Trust Domain Extensions ) está activo, los intentos de ejecutar la CPUIDinstrucción por parte de un invitado TD (Trust Domain) serán interceptados por el módulo TDX. Este módulo, cuando CPUIDse invoca con EAX=21hy ECX=0(hoja 21h, subhoja 0), devolverá el índice de la subhoja admitida más alta para la hoja 21hen EAXy una cadena de ID de proveedor del módulo TDX como una cadena ASCII de 12 bytes en EBX,EDX,ECX (en ese orden). La implementación del módulo de Intel devuelve la cadena de ID de proveedor (con cuatro espacios finales) [ 140 ] - para este módulo, la información de características adicionales no está disponible a través de y debe obtenerse a través de la instrucción específica de TDX."IntelTDX    "CPUIDTDCALL

Esta hoja está reservada en el hardware y devolverá (en procesadores cuya hoja básica más alta sea 21ho superior) 0 en EAX/EBX/ECX/EDX cuando se ejecute directamente en la CPU.

EAX=24h, ECX=0: ISA vectorial convergente AVX10

Esto devuelve el número máximo de subhojas admitidas en EAX y la información de características AVX10 en EBX. [ 123 ] (ECX y EDX están reservados).

  1. ↑ Estos tres bits fueron diseñados originalmente para indicar el "ancho de vector admitido", con el bit 16 indicando soporte de vector de 128 bits, el bit 17 para 256 bits y el bit 18 para 512 bits. Se decía que las CPU de máximo 128 bits tenían soporte "AVX10/128" , las de máximo 256 bits tenían soporte "AVX10/256" y las de máximo 512 bits tenían soporte "AVX10/512" ; el número después de la barra indicaba el ancho de vector máximo admitido. Poco después del anuncio de AVX10.1, Intel abandonó los planes para AVX10/128 , [ 141 ] probablemente después de la presión de los desarrolladores , dejando solo anchos de vector máximos de 256 bits y 512 bits admitidos. Con AVX10.2, Intel eliminó por completo la distinción de ancho de vector, exigiendo en su lugar soporte de vector de 512 bits. Dado que los únicos procesadores AVX10.1 comercializados se basaban en Granite Rapids , un diseño exclusivamente de núcleo P (y posteriormente contó con AVX10/512 ), nunca se comercializaron procesadores AVX10/256 . En otras palabras, los únicos procesadores comercializados con AVX10 admitían 128, 256 y 512 bits, asignando a los tres bits el valor 111b. Estos bits ahora están documentados como reservados, pero se leen como 111b.

EAX=24h, ECX=1: Características discretas de AVX10

La subhoja 1 está reservada para las características de AVX10 que no están vinculadas a una versión.

  1. ↑ Las instrucciones AVX10.2 VNNI están presentes si la versión de AVX10 es 2 o superior (ver CPUID.(EAX=24h).EBX[7:0]) o si el bit AVX10_VNNI_INT está activado.

EAX=2000'0000h: Función Phi de Xeon más alta implementada

La función de mayor nivel se devuelve en EAX. Esta hoja solo está presente en los procesadores Xeon Phi . [ 145 ]

EAX=2000'0001h: Bits de características de Xeon Phi

Esta función devuelve indicadores de características.

EAX=4000'0000h-4FFFF'FFFh: Reservado para hipervisores

Cuando la CPUIDinstrucción se ejecuta bajo la virtualización Intel VT-x o AMD-v , será interceptada por el hipervisor, lo que le permite devolver CPUIDindicadores de características que difieren de los del hardware subyacente. Las CPUIDhojas no están implementadas en el hardware y están reservadas para que los hipervisores proporcionen información de identificación y características específicas del hipervisor a través de este mecanismo de intercepción.40000000h4FFFFFFFh

Para leaf 40000000h, se espera que el hipervisor devuelva el índice de la hoja CPUID de hipervisor más alta admitida en EAX, y una cadena de ID de hipervisor de 12 caracteres en EBX, ECX, EDX (en ese orden). Para leaf 40000001h, el hipervisor puede devolver una firma de identificación de interfaz en EAX - por ejemplo, los hipervisores que desean anunciar que son compatibles con Hyper-V pueden devolver 0x31237648- "Hv#1"en EAX. [ 146 ] [ 147 ] Los formatos de leaf 40000001hy hasta la hoja más alta admitida son, por lo demás, específicos del hipervisor. Los hipervisores que implementan estas hojas normalmente también establecerán el bit 31 de ECX para la hoja CPUID 1 para indicar su presencia.

Los hipervisores que exponen más de una interfaz de hipervisor pueden proporcionar conjuntos adicionales de hojas CPUID para las interfaces adicionales, con un espaciado de 100hhojas por interfaz. [ 148 ] Ejemplos de hipervisores que hacen esto incluyen:

  • Cuando QEMU está configurado para proporcionar interfaces tanto de Hyper-V como de KVM , proporcionará información de Hyper-V a partir de la hoja CPUID 40000000he información de KVM a partir de la hoja 40000100h. [ 149 ] [ 150 ]
  • Cuando Xen está configurado para proporcionar emulación de Hyper-V, proporcionará información de Hyper-V a partir de la hoja CPUID 40000000he información de Xen a partir de la hoja 40000100h. [ 151 ]

Algunos hipervisores que se sabe que devuelven una cadena de identificación de hipervisor en leaf 40000000hincluyen:

EAX=8000'0000h: Función extendida más alta implementada

En EAX se devuelve el parámetro de llamada de mayor nivel.

EBX/ECX/EDX devuelven la cadena de identificación del fabricante (igual que EAX=0) en las CPU de AMD pero no en las de Intel.

EAX=8000'0001h: Bits de información y características extendidas del procesador

Esto devuelve indicadores de características extendidas en EDX y ECX. En los procesadores AMD, también devuelve una firma de CPU en EAX y un identificador de marca en EBX.

La firma devuelta en EAX es, para la mayoría de los procesadores AMD, la misma que la devuelta en EAX para la EAX=1hoja. (Las excepciones a esto son las familias de procesadores AMD K6 y AMD K7 , donde la parte "Familia" de la firma difiere entre la hoja 1y la hoja 80000001: la hoja 1devuelve 5para K6 y 6para K7, mientras que la hoja 80000001devuelve 6para K6 y 7para K7). [ 172 ]

Muchos de los bits EDX(del 0 al 9, del 12 al 17, 23 y 24) son duplicados de EDXla EAX=1hoja; estos bits están resaltados en amarillo claro. (Estos bits duplicados están presentes en las CPU AMD, pero no en las Intel).

Las banderas de características de AMD en EDX y ECX son las siguientes: [ 173 ] [ 174 ]

  1. ↑ El uso del bit EDX 10 para indicar la compatibilidad conSYSCALL/SYSRETsolo es válido enlas CPU del modelo 7AuthenticAMD de la familia 5 ( AMD K6 , 250 nm "Little Foot"); para todos los demás procesadores, se debe usar el bit EDX 11. Estas instrucciones se introdujeron por primera vez en el modelo 7 [ 175 ] ; el bit CPUID para indicar su compatibilidad se movió [ 176 ] al bit EDX 11 a partir del modelo 8 ( AMD K6-2 ).

    La versión SYSCALLpresente en el Modelo 7 (indicada por el bit 10 del EDX) no es totalmente compatible con la versión SYSCALLpresente en el Modelo 8 y las CPU posteriores (indicada por el bit 11 del EDX) en procesadores posteriores (la versión del Modelo 7 no lo permite IRETdespués de SYSCALLmientras que las versiones posteriores sí). [ 177 ]

  2. ↑ En las CPU de Intel, el bit CPUID paraSYSCALL/SYSRETsolo se establece si laCPUIDinstrucción se ejecuta en modo de 64 bits. [ 178 ]
  3. ↑ La propuesta inicial de AMD para la extensión del conjunto de instrucciones SSE5 enumeraba el bit 11 de ECX como el bit de características para SSE5. [ 179 ] Cuando AMD abandonó su propuesta de SSE5 a favor de XOP, el bit 11 de ECX se reutilizó como el bit de características para XOP.
  4. ↑ El bit 14 de ECX (como TBM0) aparece en sandpile.org [ 180 ] y es reconocido por HWiNFO 8.24, pero no está configurado en ningún procesador conocido ni aparece en ninguna documentación pública conocida de AMD. Las codificaciones de instrucciones TBM0 también aparecen en sandpile.org [ 181 ] .
  5. 1 2 En algunos procesadores − Cyrix MediaGXm , [ 183 ] varios Geodes (NatSemi Geode GXm, GXLV, GX1; AMD Geode GX1 [ 184 ] ) y Transmeta Crusoe [ 185 ] (CyrixInstead/Geode by NSC/GenuineTMx86, todos de la familia 5 Modelo 4) — los bits EDX 16 y 24 tienen un significado diferente:
    • Bit 16: Se admite el movimiento condicional de punto flotante ( FCMOV)
    • Bit 24: Admite instrucciones EMMI ( MMX extendidas ) de Cyrix. (Las instrucciones EMMI también están presentes en los CyrixInsteadprocesadores de la familia 6, como el 6x86MX y el MII, aunque no activan este bit).
  6. ↑ El bit 18 de EDX está activado en algunos modelos AMD Athlon "Thunderbird" [ 186 ] y Duron "Spitfire"/"Morgan", pero no aparece en ninguna documentación pública de AMD. Sandpile.org describe el bit como un bit de característica ECC. [ 180 ] [ 187 ]
  7. ↑ El bit 18 de ECX se listó como CVT16 en la revisión 3.03 de AMD APM vol6, [ 188 ] pero se eliminó de la revisión 3.04 y posteriores. No está configurado en ninguna CPU conocida. Laextensión Intel F16C (indicada por CPUID.(EAX=1):ECX[29] ), que define formas codificadas en VEX de estas instrucciones, fue adoptada posteriormente tanto por Intel como por AMD.
  8. ↑ El bit 19 del EDX se utiliza para la identificación de la marca de la CPU solo enAuthenticAMD los procesadores de la Familia 6 ; este bit, combinado con la firma del procesador y la velocidad del FSB , se utiliza para identificar los procesadores como compatibles con multiprocesadores o que llevan lamarca Sempron . [ 172 ]
  9. ↑ "SEM" aparece como un bit de característica extendida de CPUID en la documentación de AMD SimNow sin ninguna descripción adicional. [ 190 ] El bit no está activado en ningún procesador conocido, ni es emulado por SimNow.
  10. ↑ El bit 25 de ECX aparece como StreamPerfMon solo en la revisión 3.20 de AMD APM [ 191 ] ; en revisiones posteriores aparece como reservado. El bit se activa únicamente en las CPU Excavator y Steamroller.
  11. ↑ Además de usarse como un bit de característica REX32 en algunos procesadores AMD K8, el bit EDX 28 también se establece en algunos procesadores VIA Nehemiah con un propósito desconocido. [ 192 ]
  12. ↑ La característica REX32 aparece en sandpile.org [ 193 ] [ 194 ] y se describe en una patente antigua [ 195 ] . No aparece en ninguna documentación pública conocida de AMD y solo está presente en las primeras versiones de AMD K8.
  13. ↑ El bit 31 de ECX no aparece en ninguna documentación pública conocida de AMD, pero se ha observado que está activado en el kit de escritorio AMD 4700S. [ 196 ]

EAX=8000'0002h,8000'0003h,8000'0004h: Cadena de marca del procesador

Estos devuelven la cadena de marca del procesador en EAX, EBX, ECX y EDX. CPUIDDebe emitirse con cada parámetro en secuencia para obtener la cadena completa de marca del procesador ASCII de 48 bytes. [ 197 ] Es necesario comprobar si la característica está presente en la CPU emitiendo CPUIDprimero EAX = 80000000hy comprobando si el valor devuelto no es menor que 80000004h.

La cadena está especificada en la documentación de Intel/AMD como terminada en nulo , sin embargo, este no siempre es el caso (por ejemplo, se sabe que DM&P Vortex86DX3 y AMD Ryzen 7 6800HS devuelven cadenas de marca no terminadas en nulo en hojas 80000002h- 80000004h[ 198 ] [ 199 ] ), y el software no debería depender de ello.

#include <stdio.h> #include <string.h> #include <cpuid.h>int main () { unsigned int regs [ 12 ]; char str [ sizeof ( regs ) + 1 ];__cpuid ( 0x80000000 , regs [ 0 ], regs [ 1 ], regs [ 2 ], regs [ 3 ]);si ( regs [ 0 ] < 0x80000004 ) devolver 1 ;__cpuid ( 0x80000002 , regs [ 0 ], regs [ 1 ], regs [ 2 ], regs [ 3 ]); __cpuid ( 0x80000003 , regs [ 4 ], regs [ 5 ], regs [ 6 ], regs [ 7 ]); __cpuid ( 0x80000004 , regs [ 8 ], regs [ 9 ], regs [ 10 ], regs [ 11 ]);memcpy ( str , regs , sizeof ( regs )); str [ sizeof ( regs )] = '\0' ; printf ( "%s \n " , str );devolver 0 ; }

En los procesadores AMD, desde Athlon de 180 nm en adelante ( AuthenticAMDFamilia 6 Modelo 2 y posteriores), es posible modificar la cadena de marca del procesador devuelta por las hojas CPUID 80000002h, 80000004hutilizando la WRMSRinstrucción para escribir una cadena de reemplazo de 48 bytes en los MSR . C0010030h[ 172 ] [ 200 ] Esto también se puede hacer en AMD Geode GX/LX, aunque utilizando MSR . [ 201 ]C0010035h300Ah300Fh

La cadena devuelta por CPUID deja 80000002h, 80000004hfrecuentemente, múltiples espacios al principio, al final o en medio; algunos ejemplos de cadenas de marca de procesador con muchos espacios consecutivos que han aparecido en CPUs de Intel/AMD incluyen:

  •        Intel(R) Core(TM) i7-3960X CPU @ 3.30GHz[ 202 ]
  • Intel(R) Xeon(R) CPU           W3670  @ 3.20GHz[ 203 ]
  • AMD EPYC 9655 96-Core Processor                [ 204 ]

En algunos casos, determinar el proveedor de la CPU requiere examinar no solo el ID del proveedor en la hoja 0 de CPUID y la firma de la CPU en la hoja 1, sino también la cadena de marca del procesador en las hojas 80000002h- 80000004h. Los casos conocidos incluyen:

  • Las CPU Montage Jintide se pueden distinguir de los modelos de CPU Intel Xeon en los que se basan por la presencia de la subcadena Montageen la cadena de marca de las CPU Montage (por ejemplo, Montage Jintide C2460 [ 205 ] e Intel Xeon Platinum 8160 [ 206 ] , ambos identificados como GenuineIntelFamily 6 Model 55h Stepping 4, se pueden distinguir de esta manera).
  • CentaurHaulsLas CPU de la familia 6 pueden ser CPU VIA o Zhaoxin; estas se pueden distinguir por la presencia de la subcadena ZHAOXINen la cadena de marca de las CPU Zhaoxin (por ejemplo, Zhaoxin KaiXian ZX-C+ C4580 [ 207 ] y VIA Eden X4 C4250 [ 208 ] , que se identifican como CentaurHaulsFamily 6 Model 0Fh Stepping 0Eh, se pueden distinguir de esta manera).
  • El emulador Rosetta 2 x86 de Apple , que se identifica como GenuineIntelFamilia 6, se puede distinguir del procesador Intel Xeon que emula por la presencia de la subcadena VirtualAppleen la cadena de marca de Rosetta 2. [ 19 ]
  • El emulador x86-on-ARM de Microsoft —que, en modo de 64 bits, se identifica como AuthenticAMDFamilia 0Fh— se puede distinguir del procesador AMD que emula por la presencia de la subcadena Virtual CPUen la cadena de marca del emulador. [ 19 ]

EAX=8000'0005h: Identificadores de caché L1 y TLB

Esto proporciona información sobre las características de la caché de nivel 1 y la TLB del procesador en EAX, EBX, ECX y EDX de la siguiente manera: [ a ]

  • EAX: información sobre TLB de páginas enormes L1 (TLB que contienen entradas correspondientes a páginas de 2M/4M) [ b ]
  • EBX: información sobre las TLB de página pequeña L1 (TLB que contienen entradas correspondientes a páginas de 4K)
  • ECX: información sobre la caché de datos L1
  • EDX: información sobre la caché de instrucciones L1
  1. ↑ En algunas CPU Cyrix y Geode más antiguas (específicamente,CyrixInsteadFamilyGeode by NSC5 Model 4),80000005hexiste leaf, pero tiene un formato completamente diferente, similar al de leaf 2. [ 209 ]
  2. ↑ En procesadores que solo pueden manejar páginas pequeñas en sus TLB, esta hoja devolverá 0 en EAX. (En dichos procesadores, que incluyen por ejemplo AMD K6 y Transmeta Crusoe, las entradas de páginas grandes en las tablas de páginas se dividen en páginas de 4K según sea necesario al ingresar a la TLB).En algunos procesadores, por ejemplo VIA Cyrix III "Samuel", [ 210 ] esta hoja devuelve0x80000005en EAX. Esto tiene el mismo significado que EAX=0, es decir, no hay TLB de páginas grandes.
  3. 1 2 En las CPU Transmeta, el valorFFhse utiliza para indicar una TLB de 256 entradas.
  4. 1 2 3 Para los campos de asociatividad de la hoja80000005h, se utilizan los siguientes valores:

EAX=8000'0006h: Características de caché L2 extendidas

Devuelve detalles de la caché L2 en ECX, incluyendo el tamaño de línea en bytes (bits 07 - 00), el tipo de asociatividad (codificado por un campo de 4 bits; bits 15 - 12) y el tamaño de la caché en KiB (bits 31 - 16).

#include <stdio.h> #include <cpuid.h>int main () { unsigned int eax , ebx , ecx , edx ; unsigned int lsize , assoc , cache ;__cpuid ( 0x80000006 , eax , ebx , ecx , edx ); lsize = ecx & 0xff ; assoc = ( ecx >> 12 ) & 0x0f ; cache = ( ecx >> 16 ) & 0xffff ;printf ( "Tamaño de línea: %d B, Tipo de asociación: %d, Tamaño de caché: %d KiB. \n " , lsize , assoc , cache );devolver 0 ; }

EAX=8000'0007h: Información de administración de energía del procesador y capacidades RAS

Esta función proporciona información sobre la administración de energía, los informes de energía y las capacidades RAS ( fiabilidad, disponibilidad y facilidad de mantenimiento ) de la CPU.

  1. ↑ La revisión 1.00 de la especificación de prioridad de rendimiento CPPC de AMD indicaba que la característica se indicaba mediante el bit 27 de EDX [ 215 ] - esto se corrigió al bit 16 en revisiones posteriores. [ 214 ]

EAX=8000'0008h: Tamaños de direcciones virtuales y físicas

  1. 1 2 3 A partir de junio de 2025, los bits 5, 7 y 11 de CPUID.(EAX=8000_0008):EBX no aparecen en ninguna documentación pública conocida de AMD, pero se ha observado que están configurados en los procesadores AMD 4700S Desktop Kit. [ 218 ]
  2. ↑ La función LMSLE (Long Mode Segment Limit Enable) no tiene su propio indicador CPUID y se detecta comprobando la familia y el modelo de la CPU. Se introdujo en lasAuthenticAMDde la familia 0Fh, modelo 14h [ 219 ] (Athlon64/Opteron de 90 nm) y está presente en todas las CPU AMD posteriores, excepto en aquellas con el indicador 'no_efer_lmsle' activado.
  3. ↑ Un valor de 0 indica que el "Tamaño de la dirección física del invitado" es el mismo que el "Número de bits de la dirección física", especificado en EAX[7:0].

EAX=8000'000Ah: Características de SVM

Esta hoja devuelve información sobre las características de AMD SVM ( Secure Virtual Machine ) en EAX, EBX, ECX y EDX.

  1. ↑Early revisions of AMD's "Pacifica" documentation listed EAX bit 8 as an always-zero bit reserved for hypervisor use.[223]

    Later AMD documentation, such as #25481 "CPUID specification" rev 2.18[224] and later, only lists the bit as reserved.

    In rev 2.30[225] and later, a different bit is listed as reserved for hypervisor use: CPUID.(EAX=1):ECX[bit 31].

  2. ↑EDX bit 9 is briefly listed in some older revisions of AMD's document #25481 "CPUID Specification", and is set only in some AMD Bobcat CPUs.[226]

    Rev 2.28 of #25481 lists the bit as "Ssse3Sse5Dis"[227] - in rev 2.34, it is listed as having been removed from the spec at rev 2.32 under the name "SseIsa10Compat".[228]

EAX=8000'001Fh: Encrypted Memory Capabilities

EAX=8000'0021h: Extended Feature Identification

  1. ↑On Intel processors, support for the instruction-cache prefetch instructions is not indicated by CPUID.(EAX=8000_0021h):EAX[20] but instead by CPUID.(EAX=7,ECX=1):EDX[14].
  2. ↑If the downgrade from 512-bit to 256-bit datapath is enabled, then AVX-512 instructions that work on 512-bit data items will be split into two 256-bit parts that will be issued over two consecutive cycles. This datapath downgrade can help improve power efficiency for some workloads.[235]

EAX=8000'0025h: Encrypted Memory Capabilities 2

EAX=8C86'0000h: Hygon Extended Feature Flags

Returns index of highest Hygon feature leaf in EAX (valid if greater than or equal to 8C860000h),[243] and Hygon feature flags in EDX.[244]

EAX=8FFF'FFFEh and EAX=8FFF'FFFFh: AMD Easter Eggs

Several AMD CPU models will, for CPUID with EAX=8FFF'FFFFh, return an Easter egg string in EAX, EBX, ECX and EDX.[245][246] Known Easter Egg strings include:

Additionally, AMD K6 CPUs will, for CPUID with EAX=8FFF'FFFEh, return an Easter egg reference to "DEI" in EAX.[248]

EAX=C000'0000h: Highest Centaur Extended Function

Returns index of highest Centaur leaf in EAX. If the returned value in EAX is less than C0000001h, then Centaur extended leaves are not supported.

Present in CPUs from VIA and Zhaoxin.

On IDT WinChip CPUs (CentaurHauls Family 5), the extended leaves C0000001h-C0000005h do not encode any Centaur-specific functionality but are instead aliases of leaves 80000001h-80000005h.[249]

EAX=C000'0001h: Centaur Feature Information

This leaf returns Centaur feature information (mainly VIA/Zhaoxin PadLock) in EDX.[250][251][252][253] (EAX, EBX and ECX are reserved.)

  1. 1234On VIA Nehemiah and Antaur CPUs (CentaurHauls Family 6 Model 9 only),[254] bits 0,1,4,5 are used differently:

EAX=C000'0002h: Centaur Extended CPUID Performance Data

This leaf returns information about CPU voltage, temperature, clock multipliers and power-on settings for VIA C7 processors in EAX, EBX, ECX and EDX.[255]

  1. ↑On the VIA C7, if the on-chip temperature sensor has been turned off, then EAX will return 0.

EAX=C000'0006h, ECX=0: Zhaoxin Feature Information

This sub-leaf returns feature information in EAX. EBX, ECX and EDX are reserved.

  1. 12As of April 2026, bits 1 and 3 of EAX are not listed in any known public Zhaoxin documentation, but have been observed to be set on some KaiXian KX-7000 "Shijidadao" processors.[257]

CPUID usage from high-level languages

Inline assembly

This information is easy to access from other languages as well. For instance, the C code for gcc below prints the first five values, returned by the cpuid:

#include<stdio.h>#include<cpuid.h>intmain(){unsignedinti,eax,ebx,ecx,edx;for(i=0;i<5;i++){__cpuid(i,eax,ebx,ecx,edx);printf("InfoType %x\nEAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n",i,eax,ebx,ecx,edx);}return0;}

In MSVC and Borland/Embarcadero C compilers (bcc32) flavored inline assembly, the clobbering information is implicit in the instructions:

#include<stdio.h>intmain(){unsignedinta,b,c,d,i=0;__asm{/* Do the call. */movEAX,i;cpuid;/* Save results. */mova,EAX;movb,EBX;movc,ECX;movd,EDX;}printf("InfoType %x\nEAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n",i,a,b,c,d);return0;}

If either version was written in plain assembly language, the programmer must manually save the results of EAX, EBX, ECX, and EDX elsewhere if they want to keep using the values.

Wrapper functions

GCC also provides a header called <cpuid.h> on systems that have CPUID. The __cpuid is a macro expanding to inline assembly. Typical usage would be:

#include<stdio.h>#include<cpuid.h>intmain(){unsignedinteax,ebx,ecx,edx;__cpuid(0/* vendor string */,eax,ebx,ecx,edx);printf("EAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n",eax,ebx,ecx,edx);return0;}

But if one requested an extended feature not present on this CPU, they would not notice and might get random, unexpected results. Safer version is also provided in <cpuid.h>. It checks for extended features and does some more safety checks. The output values are not passed using reference-like macro parameters, but more conventional pointers.

#include<stdio.h>#include<cpuid.h>intmain(){unsignedinteax,ebx,ecx,edx;/* 0x81234567 is nonexistent, but assume it exists */if(!__get_cpuid(0x81234567,&eax,&ebx,&ecx,&edx)){printf("Warning: CPUID request 0x81234567 not valid!\n");return1;}printf("EAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n",eax,ebx,ecx,edx);return0;}

Notice the ampersands in &a, &b, &c, &d and the conditional statement. If the __get_cpuid call receives a correct request, it will return a non-zero value, if it fails, zero.[258]

Microsoft Visual C compiler has builtin function __cpuid() so the cpuid instruction may be embedded without using inline assembly, which is handy since the x86-64 version of MSVC does not allow inline assembly at all. The same program for MSVC would be:

#include<stdio.h>#ifdef _MSC_VER#include<intrin.h>#endifintmain(){unsignedintregs[4];inti;for(i=0;i<4;i++){__cpuid(regs,i);printf("The code %d gives %d, %d, %d, %d",regs[0],regs[1],regs[2],regs[3]);}return0;}

Many interpreted or compiled scripting languages are capable of using CPUID via an FFI library. One such implementation shows usage of the Ruby FFI module to execute assembly language that includes the CPUID opcode.

.NET 5 and later versions provide the System.Runtime.Intrinsics.X86.X86base.CpuId method. For instance, the C# code below prints the processor brand if it supports CPUID instruction:

usingSystem.Runtime.InteropServices;usingSystem.Runtime.Intrinsics.X86;usingSystem.Text;namespaceX86CPUID{classCPUBrandString{publicstaticvoidMain(string[]args){if(!X86Base.IsSupported){Console.WriteLine("Your CPU does not support CPUID instruction.");}else{Span<int>raw=stackallocint[12];(raw[0],raw[1],raw[2],raw[3])=X86Base.CpuId(unchecked((int)0x80000002),0);(raw[4],raw[5],raw[6],raw[7])=X86Base.CpuId(unchecked((int)0x80000003),0);(raw[8],raw[9],raw[10],raw[11])=X86Base.CpuId(unchecked((int)0x80000004),0);Span<byte>bytes=MemoryMarshal.AsBytes(raw);stringbrand=Encoding.UTF8.GetString(bytes).Trim();Console.WriteLine(brand);}}}}

CPU-specific information outside x86

Some of the non-x86 CPU architectures also provide certain forms of structured information about the processor's abilities, commonly as a set of special registers:

  • ARM architectures have a CPUID coprocessor register which requires exception level EL1 or above to access.[259]
  • System/370 through z/Architecture IBM mainframe processors have a supervisor-mode-only Store CPU ID (STIDP) instruction, which provides information that includes the CPU type.[260][261]:10-147–10-149
  • The z/Architecture mainframe processors also have a supervisor-mode-only Store Facilities List (STFL)[261]:10-149 instruction, and a non-privileged Store Facilities List Extended (STFLE) instruction,:7-394–7-395 which list the installed hardware features.
  • The MIPS32/64 architecture defines a mandatory Processor Identification (PrId) and a series of daisy-chained Configuration Registers.[262]
  • The PowerPC processor has the 32-bit read-only Processor Version Register (PVR) identifying the processor model in use. The instruction requires supervisor access level.[263]
  • The RISC-V architecture has an mcpuid "read-only register containing information regarding the capabilities of the CPU implementation"[264]

DSP and transputer-like chip families have not taken up the instruction in any noticeable way, in spite of having (in relative terms) as many variations in design. Alternate ways of silicon identification might be present; for example, DSPs from Texas Instruments contain a memory-based register set for each functional unit that starts with identifiers determining the unit type and model, its ASIC design revision and features selected at the design phase, and continues with unit-specific control and data registers. Access to these areas is performed by simply using the existing load and store instructions; thus, for such devices, there is no need for extending the register set for device identification purposes.

See also

References

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Further reading

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  • Intel Processor Identification and the CPUID Instruction (Application Note 485), last published version. Said to be incorporated into the Intel 64 and IA-32 Architectures Software Developer's Manualin 2013, but as of July 2014 the manual still directs the reader to note 485.
    • Contains some information that can be and was easily misinterpreted though, particularly with respect to processor topology identification.
    • The big Intel manuals tend to lag behind the Intel ISA document, available at the top of this page, which is updated even for processors not yet publicly available, and thus usually contains more CPUID bits. For example, as of this writing, the ISA book (at revision 19, dated May 2014) documents the CLFLUSHOPT bit in leaf 7, but the big manuals although apparently more up-to-date (at revision 51, dated June 2014) don't mention it.
  • AMD64 Architecture Programmer's Manual Volume 3: General-Purpose and System Instructions
  • cpuid command-line program for Linux
  • cpuprint.com, cpuprint.exe, cpuprint.raw command-line programs for Windows
  • instlatx64 : colección de volcados de latencia de instrucciones, latencia de memoria y CPUID para arquitecturas x86/x64.