Hispanopedia WikiLa lógica de modo actual ( CML ), o lógica acoplada a fuente ( SCL ), es un estilo de diseño digital utilizado tanto para puertas lógicas como para la señalización digital a nivel de placa de datos digitales .
El principio básico de la CML es que la corriente de un generador de corriente constante se dirige entre dos caminos alternativos dependiendo de si se está representando un cero lógico o un uno lógico. Normalmente, el generador está conectado a las dos fuentes de un par de FET diferenciales , siendo los dos caminos sus dos drenajes. La lógica acoplada al emisor equivalente bipolar (ECL) funciona de manera similar, con la salida tomada de los colectores de los transistores BJT.
Como interconexión diferencial a nivel de PCB , está destinado a transmitir datos a velocidades entre 312,5 Mbit/s y 3,125 Gbit/s a través de placas de circuito impreso estándar . [1]
La transmisión es punto a punto, unidireccional y suele terminar en el destino con resistencias de 50 Ω a V cc en ambas líneas diferenciales. La CML se utiliza con frecuencia en interfaces con componentes de fibra óptica. La principal diferencia entre CML y ECL como tecnología de enlace es la impedancia de salida de la etapa de control: el seguidor de emisor de ECL tiene una resistencia baja de alrededor de 5 Ω, mientras que la CML se conecta a los drenajes de los transistores de control, que tienen una alta impedancia, y por lo tanto la impedancia de la red pull up/down (normalmente resistiva de 50 Ω) es la impedancia de salida efectiva. Hacer coincidir esta impedancia de control con la impedancia característica de la línea de transmisión controlada reduce en gran medida el zumbido no deseado.
Las señales CML también han resultado útiles para las conexiones entre módulos. CML es la capa física utilizada en los enlaces de vídeo DVI , HDMI y FPD-Link III , las interfaces entre un controlador de pantalla y un monitor . [2]
Además, el CML se ha utilizado ampliamente en sistemas integrados de alta velocidad, como transceptores de datos en serie y sintetizadores de frecuencia en sistemas de telecomunicaciones .
Operación
El funcionamiento rápido de los circuitos CML se debe principalmente a su menor oscilación de voltaje de salida en comparación con los circuitos CMOS estáticos , así como a la conmutación de corriente muy rápida que se produce en los transistores de par diferencial de entrada. Uno de los requisitos principales de un circuito lógico en modo corriente es que el transistor de polarización de corriente debe permanecer en la región de saturación para mantener una corriente constante.
Consumo ultra bajo
Recientemente, la CML se ha utilizado en aplicaciones de potencia ultrabaja. Los estudios muestran que, si bien la corriente de fuga en los circuitos CMOS estáticos convencionales se está convirtiendo en un desafío importante para reducir la disipación de energía, un buen control del consumo de corriente de la CML los convierte en un muy buen candidato para el uso de potencia extremadamente baja. Llamada CML de subumbral o lógica acoplada a fuente de subumbral (STSCL), [3] [4] [5] el consumo de corriente de cada compuerta se puede reducir a unas pocas decenas de picoamperios.
Véase también
- Señalización diferencial de bajo voltaje (LVDS) Un estándar diferencial utilizado principalmente para señales entre módulos.
- Lógica acoplada a emisor con referencia positiva , un estándar de señalización diferencial para comunicaciones entre módulos de alta velocidad
Referencias
- ^ Interfaz serial para convertidores de datos, estándar JEDEC JESD204, abril de 2006
- ^ "Comprensión de las señales DVI-D, HDMI y DisplayPort" (PDF) . Archivado desde el original (PDF) el 2 de noviembre de 2013 . Consultado el 30 de octubre de 2013 .
- ^ Tajalli, Armin; Vittoz, Eric; Brauer, Elizabeth J.; Leblebici, Yusuf. "Circuitos lógicos de modo de corriente MOS de subumbral de potencia ultrabaja que utilizan un concepto novedoso de dispositivo de carga". Esscirc 2007 .
- ^ Tajalli, Armin; Leblebici, Yusuf (27 de septiembre de 2010). Diseño de circuitos integrados de señal mixta de potencia extremadamente baja: circuitos acoplados a fuente de subumbral . Springer , Nueva York. ISBN 978-1-4419-6477-9.
- ^ Reynders, Nele; Dehaene, Wim (2015). Escrito en Heverlee, Bélgica. Diseño de circuitos digitales energéticamente eficientes a voltaje ultrabajo . Circuitos analógicos y procesamiento de señales (ACSP) (1.ª ed.). Cham, Suiza: Springer International Publishing AG Suiza . doi :10.1007/978-3-319-16136-5. ISBN. 978-3-319-16135-8. ISSN 1872-082X. LCCN 2015935431.
- Interfaz de sistema de nivel 5 (SxI-5): características eléctricas comunes para interfaces paralelas de 2,488 a 3,125 Gbit/s. OIF , octubre de 2002.
- TFI-5: Acuerdo de implementación de la interfaz de TDM Fabric to Framer. OIF, 16 de septiembre de 2003
- Introducción a LVDS, PECL y CML, Maxim, https://pdfserv.maximintegrated.com/en/an/AN291.pdf
- http://www.ee.iitm.ac.in/~nagendra/videolectures/doku.php?id=ee685:start
- Interfaz entre los niveles LVPECL, VML, cml y LVDS, http://focus.ti.com/lit/an/slla120/slla120.pdf
- Para obtener más detalles sobre la automatización del diseño y el diseño de bajo consumo de circuitos CML, consulte: http://lsm.epfl.ch
Enlaces externos
- JESD204B: un estándar JEDEC para la interconexión de datos en serie - Analog Devices
- Descripción general de JESD204B (diapositivas) - Texas Instruments