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Memoria SDRAM DDR4

La memoria de acceso aleatorio dinámico síncrona de doble velocidad de datos 4 ( DDR4 SDRAM ) es un tipo de memoria de acceso aleatorio dinámico síncrona con una interfaz de alt...

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La memoria de acceso aleatorio dinámico síncrona de doble velocidad de datos 4 ( DDR4 SDRAM ) es un tipo de memoria de acceso aleatorio dinámico síncrona con una interfaz de alto ancho de banda (" doble velocidad de datos ").

Lanzada al mercado en 2014, [ 2 ] [ 3 ] [ 4 ] es una variante de la memoria de acceso aleatorio dinámico (DRAM), algunas de las cuales se han utilizado desde principios de la década de 1970, [ 5 ] y una sucesora de mayor velocidad de las tecnologías DDR2 y DDR3 .

La memoria DDR4 no es compatible con ningún tipo anterior de memoria de acceso aleatorio (RAM) debido a las diferencias en el voltaje de señalización y la interfaz física, además de otros factores.

La memoria DDR4 SDRAM se lanzó al mercado público en el segundo trimestre  de 2014, centrándose en la memoria ECC , [ 6 ] mientras que los módulos DDR4 no ECC estuvieron disponibles en el tercer trimestre  de 2014, coincidiendo con el lanzamiento de los procesadores Haswell-E que requieren memoria DDR4. [ 7 ]

Características

Las principales ventajas de DDR4 sobre su predecesora, DDR3, incluyen una mayor densidad de módulos y menores requisitos de voltaje, junto con velocidades de transferencia de datos más altas . El estándar DDR4 permite módulos DIMM de hasta 64 GB de capacidad, en comparación con el máximo de 16 GB por módulo DIMM de DDR3 . [ 1 ] [ 8 ]  

A diferencia de las generaciones anteriores de memoria DDR, la precarga no se ha incrementado por encima de los 8n utilizados en DDR3; [ 9 ] : 16 el tamaño de ráfaga básico es de ocho palabras de 64 bits, y se logran mayores anchos de banda enviando más comandos de lectura/escritura por segundo. Para permitir esto, el estándar divide los bancos DRAM en dos o cuatro grupos de bancos seleccionables, [ 10 ] donde las transferencias a diferentes grupos de bancos se pueden realizar más rápidamente.

Dado que el consumo de energía aumenta con la velocidad, la reducción del voltaje permite un funcionamiento a mayor velocidad sin requisitos excesivos de energía ni de refrigeración.

La memoria RAM DDR4 funciona a un voltaje de 1,2 V y admite frecuencias entre 800 y 1600 MHz (DDR4-1600 a DDR4-3200). En comparación con la DDR3, que funciona a 1,5 V con frecuencias de 400 a 1067 MHz (DDR3-800 a DDR3-2133), la DDR4 ofrece un mejor rendimiento y eficiencia energética . Las velocidades de la DDR4 se anuncian como el doble de la frecuencia base debido a su naturaleza de doble tasa de datos (DDR), con velocidades comunes como DDR4-2400 y DDR4-3200, y velocidades más altas como DDR4-4266 y DDR4-5000 disponibles a un precio superior. A diferencia de la DDR3, la DDR4 no tiene una variante de bajo voltaje; funciona consistentemente a 1,2 V. Además, la DDR4 mejora a la DDR3 con una longitud de ráfaga más larga de 16 y admite mayores capacidades de memoria, lo que mejora tanto el rendimiento como la flexibilidad del sistema. [ 11 ] [ 12 ]

Cronología

El primer prototipo de módulo de memoria DDR4 fue fabricado por Samsung y anunciado en enero de 2011. [ a ]
Comparación física de las memorias SDRAM DDR , DDR2 , DDR3 y DDR4.
Parte frontal y posterior de los módulos de memoria DDR4 de 8  GB [ 1 ]
  • 2005: El organismo de normalización JEDEC comenzó a trabajar en un sucesor de DDR3 alrededor de 2005, [ 14 ] aproximadamente 2 años antes del lanzamiento de DDR3 en 2007. [ 15 ] [ 16 ] Se planeó que la arquitectura de alto nivel de DDR4 se completara en 2008. [ 17 ]
  • 2007: En 2007 se publicó información preliminar, [ 18 ] y un orador invitado de Qimonda proporcionó más detalles públicos en una presentación en el Foro de Desarrolladores de Intel (IDF) de San Francisco de agosto de 2008. [ 18 ] [ 19 ] [ 20 ] [ 21 ] Se describió que la DDR4 implicaba un proceso de 30 nm a 1,2 voltios, con frecuencias de bus de 2133 MT/s de velocidad "regular" y 3200 MT/s de velocidad "entusiasta", y que llegaría al mercado en 2012, antes de pasar a 1 voltio en 2013. [ 19 ] [ 21 ]  
  • 2009: En febrero, Samsung validó  chips DRAM de 40 nm, considerados un "paso significativo" hacia el desarrollo de DDR4 [ 22 ] ya que en 2009, los chips DRAM apenas comenzaban a migrar a un  proceso de 50 nm. [ 23 ]
  • 2010: Posteriormente, se revelaron más detalles en MemCon 2010, Tokio (un evento de la industria de la memoria de computadora), en el cual una presentación de un director de JEDEC titulada "Es hora de repensar DDR4" [ 24 ] con una diapositiva titulada "Nueva hoja de ruta: La hoja de ruta más realista es 2015" llevó a algunos sitios web a informar que la introducción de DDR4 probablemente [ 25 ] o definitivamente [ 26 ] [ 27 ] se retrasó hasta 2015. Sin embargo, las muestras de prueba de DDR4 se anunciaron de acuerdo con el cronograma original a principios de 2011, momento en el cual los fabricantes comenzaron a informar que la producción comercial a gran escala y el lanzamiento al mercado estaban programados para 2012. [ 2 ]
  • 2011: En enero, Samsung anunció la finalización y el lanzamiento para pruebas de un módulo DRAM DDR4 de  2 GB [ 1 ] basado en un proceso entre 30 y 39 nm . [ 28 ] Tiene una velocidad máxima de transferencia de datos de 2133 MT/s a 1,2 V, utiliza tecnología de drenaje abierto pseudo (adaptada de la memoria DDR gráfica [ 29 ] ) y consume un 40 % menos de energía que un módulo DDR3 equivalente. [ 28 ] [ 30 ] En abril, Hynix anunció la producción de módulos DDR4 de 2 GB [ 1 ] a 2400 MT/s, que también funcionan a 1,2 V en un proceso entre 30 y 39 nm (proceso exacto no especificado), [ 2 ] añadiendo que preveía comenzar la producción en alto volumen en la segunda mitad de 2012. [ 2 ] Se esperaba que los procesos de semiconductores para DDR4 hicieran la transición a menos de 30 nm en algún momento entre finales de 2012 y 2014. [ 31 ] [ 32 ]       
  • 2012: En mayo, Micron anunció [ 3 ] que tenía como objetivo comenzar la producción a finales de 2012 de  módulos de 30 nm. En julio, Samsung anunció que comenzaría a distribuir muestras de los primeros módulos de memoria en línea dual registrados (RDIMM) de 16  GB [ 1 ] de la industria que utilizan SDRAM DDR4 para sistemas de servidores empresariales. [ 33 ] [ 34 ] En septiembre, JEDEC publicó la especificación final de DDR4. [ 35 ]
  • 2013: Se esperaba que DDR4 representara el 5% del mercado de DRAM en 2013, [ 2 ] y que alcanzara la adopción masiva y una penetración de mercado del 50% alrededor de 2015; [ 2 ] sin embargo, en 2013, la adopción de DDR4 se había retrasado y ya no se esperaba que alcanzara la mayoría del mercado hasta 2016 o más tarde. [ 36 ] La transición de DDR3 a DDR4 está tardando, por lo tanto, más que los aproximadamente cinco años que tardó DDR3 en lograr la transición masiva al mercado sobre DDR2. [ 31 ] En parte, esto se debe a que los cambios necesarios en otros componentes afectarían a todas las demás partes de los sistemas informáticos, que tendrían que actualizarse para funcionar con DDR4. [ 37 ]
  • 2014: En abril, Hynix anunció que había desarrollado el primer  módulo de 128 GB de mayor densidad del mundo, basado en memoria DDR4 de 8 Gbit y fabricado con tecnología de 20 nm. El módulo funciona a 2133 MHz, con E/S de 64 bits, y procesa hasta 17 GB de datos por segundo.    
  • 2016: En abril, Samsung anunció que había comenzado la producción en masa de DRAM en un  proceso de "clase de 10 nm", con lo que se refieren al  régimen de nodo 1x nm de 16  nm a 19  nm, que admite una tasa de transferencia de datos un 30 % más rápida de 3200  Mbit/s. [ 38 ] Anteriormente,  se utilizaba un tamaño de 20 nm. [ 39 ] [ 40 ]
  • 2020: La memoria RAM DDR5 fue presentada formalmente por la JEDEC Solid State Technology Association en julio de 2020 como sucesora de la DDR4. JEDEC, líder mundial en el desarrollo de estándares abiertos para la industria de la microelectrónica , impulsó el desarrollo de la DDR5 para satisfacer la creciente demanda de mayor rendimiento y eficiencia en la informática moderna. El estándar DDR5 se basa en los avances de la DDR4 con mejoras notables en ancho de banda, eficiencia y capacidad, ofreciendo una velocidad de datos base de 4800 MT/s y admitiendo velocidades más altas a medida que la tecnología madura. La DDR5 también cuenta con una gestión de energía mejorada, mayor longitud de ráfaga y capacidades de prefetch optimizadas, lo que la hace adecuada para una amplia gama de aplicaciones, desde juegos de alto rendimiento hasta tareas de computación intensivas en datos.

Percepción y adopción del mercado

En abril de 2013, un redactor de noticias de International Data Group (IDG) , una empresa estadounidense de investigación tecnológica que originalmente formaba parte de IDC , elaboró ​​un análisis de sus percepciones relacionadas con la memoria DDR4 SDRAM. [ 41 ] Las conclusiones fueron que la creciente popularidad de la informática móvil y otros dispositivos que utilizan memoria más lenta pero de baja potencia, la desaceleración del crecimiento en el sector de la informática de escritorio tradicional y la consolidación del mercado de fabricación de memorias, significaban que los márgenes de la RAM eran ajustados.  

Como resultado, el precio premium deseado para la nueva tecnología fue más difícil de alcanzar, y la capacidad se había desplazado a otros sectores. Los fabricantes de SDRAM y los creadores de chipsets se encontraban, en cierta medida, "entre la espada y la pared", donde "nadie quiere pagar un precio premium por los productos DDR4, y los fabricantes no quieren producir la memoria si no van a obtener un precio premium", según Mike Howard de iSuppli. [ 41 ] Un cambio en la percepción del consumidor hacia la informática de escritorio y el lanzamiento de procesadores con soporte para DDR4 por parte de Intel y AMD podría, por lo tanto, conducir potencialmente a un crecimiento "agresivo". [ 41 ]

La hoja de ruta Haswell de Intel de 2014 reveló el primer uso por parte de la compañía de SDRAM DDR4 en procesadores Haswell-EP . [ 42 ]

Los procesadores Ryzen de AMD , presentados en 2016 y lanzados en 2017, utilizan memoria SDRAM DDR4. [ 43 ]

Operación

La memoria RAM DDR4 funciona con una tensión de alimentación primaria de 1,2 V y una alimentación auxiliar de 2,5 V para la mejora de la línea de palabra ( VPP ). Esto contrasta con la DDR3 , que funciona a 1,5 V y tenía variantes de menor tensión a 1,35 V introducidas en 2013. La DDR4 se introdujo con una tasa de transferencia mínima de 2133 MT/s , influenciada por el límite cercano de la DDR3 a velocidades similares, y se espera que alcance hasta 4266 MT/s . Las mejoras notables en la DDR4 incluyen mayores tasas de transferencia de datos y una eficiencia mejorada. Las primeras muestras de DDR4, como las de Samsung en enero de 2011, mostraron una latencia CAS de 13 ciclos de reloj , comparable a la transición de DDR2 a DDR3. Además, la memoria DDR4 ofrece una longitud de ráfaga mayor de 16, una mayor capacidad de soporte y una integridad de señal mejorada gracias a un espaciado entre pines más ajustado (0,85 mm frente a 1,0 mm), una altura ligeramente mayor (31,25 mm frente a 30,35 mm) y un grosor mayor (1,2 mm frente a 1,0 mm) para un mejor enrutamiento y rendimiento de la señal.

Los bancos internos se incrementan a 16 (4 bits de selección de banco), con hasta 8 rangos por DIMM. [ 9 ] : 16

Los cambios en el protocolo incluyen: [ 9 ] : 20

  • Paridad en el bus de comandos/direcciones
  • Inversión del bus de datos (como GDDR4 )
  • CRC en el bus de datos
  • Programación independiente de cada DRAM en un DIMM, para permitir un mejor control de la terminación en el chip .

Se prevé un aumento de la densidad de memoria, posiblemente mediante el uso de TSV (" vía a través del silicio ") u otros procesos de apilamiento 3D . [ 31 ] [ 37 ] [ 44 ] [ 45 ] La especificación DDR4 incluirá apilamiento 3D estandarizado "desde el principio" según JEDEC, [ 45 ] con provisión para hasta 8 chips apilados. [ 9 ] : 12 X-bit Labs predijo que "como resultado, los chips de memoria DDR4 con muy alta densidad se volverán relativamente económicos". [ 37 ]

Los bancos de memoria conmutados también son una opción prevista para los servidores. [ 31 ] [ 44 ]

En 2008, el libro Wafer Level 3-D ICs Process Technology destacó la preocupación por el creciente consumo de área del chip debido a elementos analógicos no escalables como bombas de carga , reguladores de voltaje y circuitos adicionales. Estos componentes, que incluyen detección de errores CRC, terminación en el chip , hardware de ráfaga, pipelines programables, baja impedancia y una mayor necesidad de amplificadores de detección (impulsada por la reducción de bits por línea de bits debido a un voltaje menor), han aumentado significativamente el ancho de banda, pero a costa de ocupar más área del chip. En consecuencia, la proporción del chip asignada a la matriz de memoria en sí ha disminuido con el tiempo: del 70-78% para SDRAM y DDR1 al 47% para DDR2, 38% para DDR3 y potencialmente menos del 30% para DDR4. [ 46 ]

La especificación definió estándares para dispositivos de memoria ×4, ×8 y ×16 con capacidades de 2, 4, 8 y 16  Gbit. [ 1 ] [ 47 ]

Además de las variantes de ancho de banda y capacidad, los módulos DDR4 pueden implementar opcionalmente:

  • ECC , que es un carril de bytes de datos adicional utilizado para corregir errores menores y detectar errores mayores para una mayor fiabilidad. Los módulos con ECC se identifican mediante la adición de ECC en su designación. PC4-19200 ECC o PC4-19200E es un módulo PC4-19200 con ECC. [ 48 ]
  • La RAM registrada (o con búfer) mejora la integridad de la señal, lo que puede aumentar las frecuencias de reloj y permitir una mayor capacidad de ranura física, al almacenar las señales eléctricamente en búfer. Esto conlleva un ciclo de reloj adicional de latencia. Estos módulos se identifican con una "R" en su designación, como PC4-19200R . Normalmente, los módulos con esta designación también son ECC ( Código de Corrección de Errores ) registrados, aunque la "E" de ECC no siempre se incluye en la designación. Por el contrario, la RAM no registrada, también conocida como RAM sin búfer, se identifica con una "U" en la designación, por ejemplo, PC4-19200U. [ 48 ]
  • Los módulos de carga reducida , designados por LR, son similares a la memoria registrada/con búfer, ya que los módulos LRDIMM almacenan en búfer tanto las líneas de control como las de datos, manteniendo la naturaleza paralela de todas las señales. Por lo tanto, la memoria LRDIMM proporciona mayores capacidades máximas de memoria, a la vez que soluciona algunos de los problemas de rendimiento y consumo de energía de la memoria FB derivados de la conversión necesaria entre las formas de señal en serie y en paralelo. [ 48 ]

Codificación de comandos

Aunque sigue funcionando fundamentalmente de la misma manera, DDR4 introduce un cambio importante en los formatos de comando utilizados por las generaciones anteriores de SDRAM . Una nueva señal de comando, ACT , se mantiene en nivel bajo para indicar el comando de activación (apertura de fila).

El comando de activación requiere más bits de dirección que cualquier otro (18 bits de dirección de fila en una  parte de 16 Gbit), por lo que las señales estándar RAS , CAS y WE activas en bajo se comparten con bits de dirección de orden superior que no se utilizan cuando ACT está en alto. La combinación de RAS = L y CAS = WE = H que anteriormente codificaba un comando de activación queda sin usar.

Al igual que en las codificaciones SDRAM anteriores, el A10 se utiliza para seleccionar variantes de comandos: precarga automática en comandos de lectura y escritura, y un banco frente a todos los bancos para el comando de precarga. También selecciona dos variantes del comando de calibración ZQ.

Al igual que en DDR3, A12 se utiliza para solicitar la interrupción de ráfaga : la truncación de una ráfaga de 8 transferencias después de cuatro transferencias. Aunque el banco permanece ocupado e inaccesible para otros comandos hasta que transcurran ocho tiempos de transferencia, se puede acceder a un banco diferente.

Además, se ha aumentado considerablemente el número de direcciones de banco. Cada DRAM dispone de cuatro bits de selección de banco para seleccionar hasta 16 bancos: dos bits de dirección de banco (BA0, BA1) y dos bits de grupo de bancos (BG0, BG1). Existen restricciones de tiempo adicionales al acceder a bancos dentro del mismo grupo; es más rápido acceder a un banco de un grupo diferente.

Además, existen tres señales de selección de chip (C0, C1, C2), que permiten colocar hasta ocho chips apilados dentro de un único paquete DRAM. Estas señales funcionan como tres bits de selección de banco adicionales, lo que eleva el total a siete (128 bancos posibles).

Las velocidades de transferencia estándar son 1600, 1866, 2133, 2400, 2666, 2933 y 3200  MT/s [ 49 ] [ 50 ] ( frecuencias de reloj de 12 ⁄ 15 , 14 ⁄ 15 , 16 ⁄ 15 , 18 ⁄ 15 , 20 ⁄ 15 , 22 ⁄ 15 y 24 ⁄ 15 GHz, doble velocidad de datos), con velocidades de hasta DDR4-4800 (reloj de 2400 MHz) disponibles comercialmente. [ 51 ]  

Consideraciones de diseño

El equipo DDR4 de Micron Technology identificó algunos puntos clave para el diseño de circuitos integrados y placas de circuito impreso: [ 52 ]

Diseño de circuitos integrados: [ 52 ]

  • Calibración de VrefDQ (DDR4 "requiere que el controlador realice la calibración de VrefDQ");
  • Nuevos esquemas de direccionamiento ("agrupación bancaria", ACT para reemplazar los comandos RAS , CAS y WE , PAR y Alert para la comprobación de errores y DBI para la inversión del bus de datos);
  • Nuevas funciones de ahorro de energía (autoactualización de bajo consumo, actualización controlada por temperatura, actualización de granularidad fina, inversión del bus de datos y latencia CMD/ADDR).

Diseño de la placa de circuito: [ 52 ]

  • Nuevas fuentes de alimentación (VDD/VDDQ a 1,2  V y refuerzo de línea de palabra, conocido como VPP, a 2,5  V);
  • VrefDQ debe suministrarse internamente a la DRAM, mientras que VrefCA se suministra externamente desde la placa;
  • Los pines DQ terminan en alto usando E/S de drenaje pseudoabierto (esto difiere de los pines CA en DDR3 que están conectados en el centro a VTT). [ 52 ]

Las técnicas de mitigación del problema de Rowhammer incluyen condensadores de almacenamiento más grandes, la modificación de las líneas de dirección para utilizar la aleatorización del diseño del espacio de direcciones y líneas de E/S de doble voltaje que aíslan aún más las posibles condiciones límite que podrían provocar inestabilidad a altas velocidades de escritura/lectura.

Módulos

Embalaje del módulo

Un módulo SO-DIMM DDR4 de 16 GB [ 1 ] de Micron

La memoria DDR4 se suministra en módulos de memoria en línea dual (DIMM) de 288 pines , de tamaño similar a los DIMM DDR3 de 240 pines. Los módulos de RAM DDR4 presentan pines con una separación más reducida de 0,85 mm en comparación con la separación de 1,0 mm de la DDR3, lo que permite una mayor densidad de pines dentro de la misma longitud estándar de DIMM de 133,35 mm (5¼ pulgadas). La altura de los módulos DDR4 se ha incrementado ligeramente de 30,35 mm (1,2 pulgadas) a 31,25 mm (1,23 pulgadas) para facilitar el enrutamiento de la señal. Además, el grosor de los módulos DDR4 se ha incrementado de 1,0 mm a 1,2 mm para admitir más capas de señal, lo que mejora el rendimiento y la fiabilidad generales. [ 53 ] Los módulos DIMM DDR4 tienen un conector de borde ligeramente curvado , por lo que no todos los pines se acoplan al mismo tiempo durante la inserción del módulo, lo que reduce la fuerza de inserción. [ 13 ]

Los módulos SO-DIMM DDR4 tienen 260 pines en lugar de los 204 pines de los módulos SO-DIMM DDR3, con una separación de 0,5 mm en lugar de 0,6  mm, y son 2,0  mm más anchos (69,6 mm frente a 67,6  mm), pero mantienen la misma  altura de 30 mm. [ 54 ]

Para su microarquitectura Skylake , Intel diseñó un paquete SO-DIMM llamado UniDIMM , que puede utilizarse con chips DDR3 o DDR4. Al mismo tiempo, se anunció que el controlador de memoria integrado (IMC) de las CPU Skylake es compatible con ambos tipos de memoria. El objetivo de los UniDIMM es facilitar la transición del mercado de DDR3 a DDR4, donde el precio y la disponibilidad pueden hacer que el cambio de tipo de RAM no sea conveniente. Los UniDIMM tienen las mismas dimensiones y número de pines que los SO-DIMM DDR4 convencionales, pero la muesca del conector de borde está ubicada de forma diferente para evitar su uso accidental en zócalos SO-DIMM DDR4 incompatibles. [ 55 ]

Módulo DDR4 estándar JEDEC

Latencia CAS (CL)
Ciclos de reloj entre el envío de una dirección de columna a la memoria y el comienzo de los datos en respuesta.
tRCD
Ciclos de reloj entre la activación de filas y lecturas/escrituras.
tRP
Ciclos de reloj entre precarga y activación de filas

DDR4-xxxx indica la tasa de transferencia de datos por bit y se utiliza normalmente para describir los chips DDR. PC4-xxxxx indica la tasa de transferencia total, en megabytes por segundo, y se aplica únicamente a los módulos (DIMM ensamblados). Dado que los módulos de memoria DDR4 transfieren datos en un bus de 8 bytes (64 bits de datos) de ancho, la tasa de transferencia máxima del módulo se calcula multiplicando las transferencias por segundo por ocho. [ 56 ]

Sucesor

En el Intel Developer Forum de 2016 , se debatió el futuro de la memoria DDR5 SDRAM . Las especificaciones se finalizaron a finales de 2016 , pero no habría módulos disponibles hasta 2020. [ 57 ] También se propusieron otras tecnologías de memoria , concretamente HBM en versiones 3 y 4 [ 58 ] , con el objetivo de reemplazar a la DDR4.   

En 2011, JEDEC presentó el estándar Wide I/O 2 , que utiliza chips de memoria apilados directamente sobre la CPU dentro del mismo encapsulado. Esta configuración ofrece mayor ancho de banda y una eficiencia energética mejorada en comparación con la SDRAM DDR4, gracias a su amplia interfaz y a la corta longitud de sus señales. Wide I/O 2 tiene como objetivo reemplazar varios estándares de SDRAM DDRX para dispositivos móviles , utilizados en dispositivos integrados y móviles de alto rendimiento, como los teléfonos inteligentes.

Paralelamente, Hynix desarrolló High Bandwidth Memory (HBM) , estandarizada como JEDEC JESD235. Tanto Wide I/O 2 como HBM utilizan una interfaz de memoria paralela muy amplia (hasta 512 bits para Wide I/O 2, en comparación con los 64 bits de DDR4), aunque operan a frecuencias más bajas que DDR4. Wide I/O 2 está diseñada para dispositivos compactos de alto rendimiento, a menudo integrados en procesadores o sistemas en chip (SoC). Por el contrario, HBM está dirigida a la memoria gráfica y la computación general, mientras que Hybrid Memory Cube (HMC) está destinada a servidores de gama alta y aplicaciones empresariales. [ 59 ]

La memoria apilada Hybrid Memory Cube (HMC) de Micron Technology utiliza una interfaz serial. Muchos otros buses de computadora han migrado para reemplazar los buses paralelos con buses seriales, por ejemplo, mediante la evolución de Serial ATA en lugar de Parallel ATA , PCI Express en lugar de PCI y puertos seriales en lugar de puertos paralelos. En general, los buses seriales son más fáciles de escalar y tienen menos cables/pistas, lo que facilita el diseño de placas de circuito impreso que los utilizan. [ 60 ] [ 61 ] [ 62 ]

A largo plazo, los expertos especulan que los tipos de RAM no volátil como PCM ( memoria de cambio de fase ), RRAM ( memoria de acceso aleatorio resistiva ) o MRAM ( memoria de acceso aleatorio magnetoresistiva ) podrían reemplazar a la DDR4 SDRAM y sus sucesoras. [ 63 ]

La memoria GDDR5 SGRAM es un tipo de memoria RAM gráfica síncrona DDR3 , que se introdujo antes que la DDR4 y no es una sucesora de la DDR4.

Véase también

Notas

  1. ↑ Como prototipo, este módulo de memoria DDR4 tiene un conector de borde plano en la parte inferior, mientras que los módulos DIMM DDR4 de producción tienen un conector de borde ligeramente curvado para que no todos los pines se acoplen al mismo tiempo durante la inserción del módulo, lo que reduce la fuerza de inserción. [ 13 ]
  2. ↑ 1 MT = un millón de transferencias
  3. ↑ 1 GB = mil millones de bytes

Referencias

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