DEC V-11

El V-11 , cuyo nombre en código es "Scorpio", es una implementación de chipset miniprocesador de la arquitectura del conjunto de instrucciones VAX (ISA) desarrollada y fabricada por Digital Equipment Corporation (DEC).

El V-11 fue el primer diseño de microprocesador VAX de Digital, pero fue el segundo en comercializarse, después del MicroVAX 78032. Se presentó en la 39.ª Conferencia Internacional de Circuitos de Estado Sólido celebrada en 1984 junto con el MicroVAX 78032 y se introdujo a principios de 1986 en sistemas que operaban a 5 MHz (tiempo de ciclo de 200 ns) y en 1987 a 6,25 MHz (tiempo de ciclo de 160 ns). El V-11 era propiedad de DEC y solo se utilizó en sus minicomputadoras VAX 8200 , VAX 8250 , VAX 8300 y VAX 8350 ; y en la estación de trabajo VAXstation 8000 .

A 5 MHz, el V-11 tuvo un rendimiento similar al del superminiordenador VAX-11/780 . A 6,25 MHz, su rendimiento fue aproximadamente 1,2 veces más rápido que el VAX-11/780.

El V-11 formaba parte del programa Scorpio, cuyo objetivo era proporcionar a DEC la capacidad de desarrollar y fabricar circuitos integrados (CI) de integración a gran escala (VLSI ). Otros aspectos del programa fueron el desarrollo de un nuevo conjunto de diseño asistido por ordenador (CAD) y un proceso de semiconductores, cuyos resultados son CHAS y ZMOS, respectivamente. ZMOS fue el primer proceso de semiconductores desarrollado íntegramente por DEC.

El V-11 era un diseño multichip, que consistía principalmente en un chip I/E, un chip M, un chip F y cinco chips ROM/RAM. A diferencia del MicroVAX 78032, que implementaba un subconjunto de VAX ISA, el V-11 era una implementación VAX completa, que admitía las 304 instrucciones y los 17 tipos de datos (byte, palabra, palabra larga, palabra cuádruple, palabra octagonal, F-flotante, D-flotante, G-flotante, H-flotante, bit, campo de bits de longitud variable, cadena de caracteres, cadena numérica final, cadena numérica separada inicial, cadena decimal empaquetada, cola absoluta y cola autorrelativa).

Los chips del conjunto de chips estaban conectados con cuatro buses: MIB, DAL, PAL y CAL. El MIB (bus de microinstrucciones) transportaba las señales de control y las direcciones de las microinstrucciones desde el almacén de control hasta los chips I/E y F. El MIB tiene 40 bits de ancho, el mismo ancho que una micropalabra y está protegido por paridad . El DAL es un bus de 32 bits protegido por paridad que transporta datos y direcciones hacia y desde los chips I/E, M y F, la memoria caché, las memorias RAM del búfer de traducción de respaldo y la interfaz del puerto.

El chip ROM/RAM (DC327) implementó una quinta parte del almacén de control parcheable . Contenía una memoria de solo lectura (ROM) de 16.384 por 8 bits (16 KB), una memoria de acceso aleatorio RAM de 1.024 por 8 bits (1 KB) y una memoria direccionable por contenido (CAM) de 32 por 14 bits . La ROM contenía el almacén de control, y la RAM se utilizaba para guardar parches del almacén de control. La ROM/RAM constaba de 208.000 transistores en un chip que medía 344 milésimas de pulgada por 285 milésimas de pulgada (8,74 mm por 7,24 mm) para un área de 98.040 milésimas de pulgada ⁽ 63,25 mm ² ). Disipaba 1 W.

Se montaron cinco chips DC327 en un soporte cerámico común en un encapsulado DIP muy característico y muy ancho . El encapsulado proporcionaba la memoria de control completa como una unidad para el procesador; cada uno de los cinco DC327 tenía diferentes contenidos de ROM.

El chip I/E (DC328) contenía un búfer de instrucciones, un microsecuenciador , una unidad de ejecución y un minibúfer de traducción (MTB). El búfer de instrucciones es un búfer de 32 bits de dos entradas que contenía instrucciones precargadas . Mejoraba el rendimiento al mantener una serie de instrucciones listas para su ejecución. El hardware intentaba mantener el búfer de instrucciones lleno en todo momento. La unidad de ejecución constaba de dieciséis registros de propósito general de 32 bits definidos por la ISA VAX, una unidad lógica aritmética (ALU) y un desplazador. El MTB es un búfer de traducción de búsqueda lateral (TLB). Contenía cinco entradas de tabla de páginas (PTE), una para instrucciones y cuatro para datos. En caso de error, se utiliza el búfer de traducción de respaldo (BTB) en el chip M. El chip I/E constaba de 60.000 transistores en una matriz de 354 milésimas de pulgada por 358 milésimas de pulgada (8,99 mm por 9,09 mm) para un área de 126.732 milésimas de pulgada ⁽ 81,76 mm2 ⁾ . Disipaba 5 W.

El chip M (DC329) era responsable de la gestión de la memoria y del manejo de las interrupciones. Contenía las etiquetas del búfer de traducción de respaldo (BTB), las etiquetas de caché y los registros internos del procesador. El chip M también contenía la funcionalidad de E/S definida por la arquitectura VAX y generaba la señal de reloj para el conjunto de chips.

El búfer de traducción de respaldo era esencialmente un búfer de traducción de referencia (TLB) que manejaba un error en el MTB. El BTB contenía 512 entradas de tabla de páginas (PTE), de las cuales 256 eran para páginas del espacio del sistema y 256 para páginas del espacio del proceso. Hay 128 etiquetas BTB, una por cada cuatro PTE, ubicadas en el chip M. El BTB se implementó con memorias RAM externas.

Hay 26 registros de procesador internos que el microcódigo utiliza para almacenamiento temporal cuando se ejecutan instrucciones complejas que requieren múltiples ciclos.

El chip M estaba formado por 54.000 transistores en una matriz de 339 milésimas de pulgada por 332 milésimas de pulgada (8,61 mm por 8,43 mm) para un área de 112.548 milésimas de pulgada ⁽ 72,61 mm2 ⁾ . Disipaba 3 W.

El chip F (DC330) contenía una unidad de punto flotante (FPU). Admitía la mayoría de las instrucciones de punto flotante de VAX y los tipos de datos f_floating , d_floating y g_floating definidos en la arquitectura VAX y también era responsable de ejecutar instrucciones de división y multiplicación de números enteros. El chip F recibía códigos de operación del chip I/E y microinstrucciones del almacén de control a través del bus MIB. Los operandos se recibían de la memoria o de los registros de propósito general a través del bus DAL, que también se utiliza para escribir los resultados. Constaba de 29.600 transistores en un chip de 341 mil por 288 mil (8,66 mm por 7,32 mm) para un área de 98.208 mil ² (63,36 mm ² ). Disipaba 2,5 W.

El chip F era un derivado del FPA, que pertenecía al conjunto de chips del microprocesador J-11 , una implementación del PDP-11 . Se suponía que el chip F sería un diseño completamente nuevo desarrollado para el V-11, pero se canceló en favor de un derivado como parte de un esfuerzo por simplificar el V-11 para que pudiera completarse más rápido, ya que el desarrollo del MicroVAX 78032 había comenzado.

El V-11 tiene una caché primaria externa de 8 KB. La caché está direccionada físicamente y tiene un bloque de caché de 64 bytes .

El chip V-11 contenía un total de 1.183.600 transistores distribuidos en nueve matrices fabricadas mediante el proceso ZMOS de Digital, un proceso NMOS de 3,0 μm con dos niveles de interconexión. (Se eligió la "Z" en el nombre porque parecía un "2"; el hecho de tener dos capas de metal era llamativo).

• " Manual técnico del procesador KA820/KA825 , tercera edición, abril de 1987". EK-KA820-TM-003. Digital Equipment Corporation.

• Johnson, WN; Herrick, WV; Grundmann, WJ (octubre de 1984). "Un conjunto de chips VLSI VAX". Revista IEEE de circuitos de estado sólido 19 (5): 663–674.
• Johnson, W. (febrero de 1984). "Una CPU superminicomputadora VLSI". ISSCC Digest of Technical Papers : 174–175.

• "V-11" en el Proyecto de Simulación de Historia de la Computación