Hispanopedia WikiEn informática , la detección de presencia en serie ( SPD ) es una forma estandarizada de acceder automáticamente a información sobre un módulo de memoria . Los primeros módulos SIMM de 72 pines incluían cinco pines que proporcionaban cinco bits de datos de detección de presencia en paralelo (PPD), pero el estándar DIMM de 168 pines cambió a una detección de presencia en serie para codificar más información. [ 1 ]
Cuando se enciende un ordenador moderno, comienza con una autoprueba de encendido (POST). Desde mediados de la década de 1990, este proceso incluye la configuración automática del hardware presente. SPD es una función de hardware de memoria que permite al ordenador saber qué memoria está disponible y qué tiempos de acceso utilizar.
Algunos ordenadores se adaptan automáticamente a los cambios de hardware. En la mayoría de los casos, existe un procedimiento opcional para acceder a los parámetros de la BIOS , visualizarlos y, si es necesario, modificarlos. Es posible controlar cómo el ordenador utiliza los datos SPD de la memoria: elegir la configuración, modificar selectivamente los tiempos de la memoria o incluso anular por completo los datos SPD (véase la sección sobre overclocking ).
Información almacenada
Para que un módulo de memoria sea compatible con SPD, los estándares JEDEC exigen que ciertos parámetros se encuentren en los 128 bytes inferiores (o más, según la generación) de una EEPROM ubicada en el módulo de memoria. Estos bytes contienen parámetros de temporización, fabricante, número de serie y otra información útil sobre el módulo. Los dispositivos que utilizan la memoria determinan automáticamente los parámetros clave del módulo leyendo esta información. Por ejemplo, los datos SPD en un módulo SDRAM podrían proporcionar información sobre la latencia CAS para que el sistema pueda configurarla correctamente sin intervención del usuario.
El firmware de la EEPROM SPD se accede mediante SMBus , una variante del protocolo I²C . Esto reduce el número de pines de comunicación del módulo a solo dos: una señal de reloj y una señal de datos. La EEPROM comparte pines de tierra con la RAM, tiene su propio pin de alimentación y tres pines adicionales (SA0-2) para identificar la ranura, que se utilizan para asignarle una dirección única en el rango 0x50-0x57. Además de que las líneas de comunicación se pueden compartir entre 8 módulos de memoria, el mismo SMBus se usa comúnmente en las placas base para tareas de monitorización del estado del sistema, como la lectura de voltajes de alimentación, temperaturas de la CPU y velocidades de los ventiladores.
Antes de la tecnología SPD, los chips de memoria se detectaban mediante detección de presencia paralela (PPD). La PPD utilizaba un pin independiente para cada bit de información, lo que significaba que, debido al espacio limitado para los pines, solo se podían almacenar la velocidad y la densidad del módulo de memoria.
SDR SDRAM
La primera especificación SPD fue emitida por JEDEC y perfeccionada por Intel como parte de su especificación de memoria PC100 introducida en 1998. [ 2 ] [ 3 ] [ 4 ] La mayoría de los valores especificados están en forma decimal codificada en binario . El nibble más significativo puede contener valores de 10 a 15, y en algunos casos se extiende a valores superiores. En tales casos, las codificaciones para 1, 2 y 3 se utilizan en su lugar para codificar 16, 17 y 18. Un nibble más significativo de 0 está reservado para representar "indefinido".
La ROM SPD define hasta tres tiempos de DRAM, para tres latencias CAS especificadas por bits activados en el byte 18. Primero viene la latencia CAS más alta (reloj más rápido), luego dos latencias CAS más bajas con velocidades de reloj progresivamente más bajas.
Memoria DDR SDRAM
El formato DDR DIMM SPD es una extensión del formato SDR SDRAM. Principalmente, los rangos de parámetros se reescalan para adaptarse a velocidades más altas.
Memoria SDRAM DDR2
El estándar DDR2 SPD introduce varios cambios, pero es bastante similar al anterior. Una eliminación notable es la compatibilidad, confusa y poco utilizada, con módulos DIMM de dos rangos de diferentes tamaños.
Para los campos de tiempo de ciclo (bytes 9, 23, 25 y 49), que están codificados en BCD , se definen algunas codificaciones adicionales para el dígito de las décimas para representar con exactitud algunos tiempos comunes:
Memoria SDRAM DDR3
El estándar DDR3 SDRAM renueva y simplifica significativamente la disposición del contenido SPD. En lugar de varios campos de nanosegundos codificados en BCD, se especifican con alta precisión algunas unidades de "base de tiempo", y varios parámetros de temporización se codifican como múltiplos de esa unidad base. [ 8 ] Además, se ha eliminado la práctica de especificar diferentes valores de tiempo según la latencia CAS; ahora solo hay un conjunto de parámetros de temporización.
La revisión 1.1 permite expresar algunos parámetros como un valor de "base de tiempo media" más una corrección de "base de tiempo fina" (con signo, −128 +127). Generalmente, la base de tiempo media es 1/8 ns (125 ps) y la base de tiempo fina es 1, 2,5 o 5 ps. Para garantizar la compatibilidad con versiones anteriores que carecen de esta corrección, el valor de la base de tiempo media suele redondearse al alza y la corrección es negativa. Los valores que funcionan de esta manera son:
La capacidad de memoria de un módulo se puede calcular a partir de los bytes 4, 7 y 8. El ancho del módulo (byte 8) dividido por el número de bits por chip (byte 7) da como resultado el número de chips por rango. Este valor se puede multiplicar por la capacidad por chip (byte 4) y el número de rangos de chips en el módulo (generalmente 1 o 2, según el byte 7).
Memoria SDRAM DDR4
El estándar DDR4 SDRAM "Anexo L" para SPD cambia el módulo EEPROM utilizado. En lugar de las antiguas EEPROM de 256 bytes compatibles con AT24C02, JEDEC ahora define un nuevo tipo no estándar EE1004 con dos páginas a nivel SMBus, cada una con 256 bytes. La nueva memoria sigue utilizando las antiguas direcciones 0x50–0x57, pero ahora se utilizan dos direcciones adicionales en 0x36 (SPA0) y 0x37 (SPA1) para recibir comandos que seleccionan la página activa del bus, una forma de conmutación de bancos . [ 11 ] Internamente, cada página lógica se divide en dos bloques físicos de 128 bytes cada uno, lo que da un total de cuatro bloques y 512 bytes. [ 12 ] La semántica de los rangos de direcciones "especiales" permanece igual, aunque la protección contra escritura ahora se dirige por bloques y se requiere un alto voltaje en SA0 para cambiar su estado. [ 13 ]
El Anexo L define varias configuraciones diferentes que se pueden conectar a una plantilla de 512 bytes (de los cuales se definen un máximo de 320 bytes), dependiendo del tipo de módulo de memoria. Las definiciones de bits son similares a las de DDR3. [ 12 ]
Memoria SDRAM DDR5
Tabla preliminar para DDR5, basada en la especificación JESD400-5. [ 15 ]
La memoria DDR5 amplía la tabla SPD a 1024 bytes. La tabla SPD de DDR5 utiliza el bus I3C .
chip EEPROM
Existen tres generaciones principales de EEPROM, según se describe en los estándares JEDEC: la EE1002 de 256 bytes para DDR3 y versiones anteriores, la EE1004 de 512 bytes para DDR4 y la SPD5118 de 1024 bytes para DDR5. La EE1002 es la EEPROM estándar de la serie 24. La EE1004 es la EEPROM más reciente de la serie 34 y se diferencia principalmente por tener un comando de "cambio de página" que permite el acceso a todo su contenido (entre otras diferencias). La SPD5118 es muy diferente.
También existen versiones con sensor térmico de los modelos EE1002 y EE1004, pero utilizan el mismo protocolo para su componente SPD.
Direccionamiento
Como se mencionó anteriormente, el SPD utiliza tres pines para direccionar hasta 8 módulos separados del 0 al 7. Esto solo es correcto para EE1002 y EE1004; el SPD5118 utiliza un solo pin con resistencias de puesta a tierra para especificar la identidad del módulo del 0 al 7. [ 16 ] : § 2.7
Para EE1002 y EE1004, el rango de direcciones I²C es 0x50–0x57. También responden a 0x30–0x37 si no están protegidos contra escritura (ver más abajo). Si tienen un sensor térmico asociado, usan 0x18–0x1F. Todos estos valores son direcciones I²C de siete bits formadas por un prefijo de código de identificador de tipo de dispositivo (DTIC) con SA0-2: para leer (1100) de la ranura 3, se usa . Con un bit R/W final, forma el código de selección de dispositivo de 8 bits. [ 17 ]110 0011 = 0x33
El 5118 contiene muchos dispositivos. El concentrador se encuentra en las direcciones 0x50–0x57, como antes. Los dispositivos locales se direccionan a través del concentrador mediante I³C . [ 16 ] : § 2.7
protección contra escritura
El EE1002 tiene tres capas de protección contra escritura. La capa de hardware consiste en un pin WC#; cuando se pone a nivel bajo, impide todas las escrituras. La capa de software consiste en unos pocos comandos. Cambiar la protección contra escritura por software requiere aplicar V HV (en lugar de los voltajes lógicos 0 o 1 habituales) al pin de dirección SA0 con combinaciones específicas para los demás pines SA. Como resultado, no hay diferenciación de ID de ranura. [ 18 ] La capa final es la capa "permanente", un comando que se puede enviar para que los primeros 128 bytes sean permanentemente inmutables. [ 19 ]
El EE1004 no tiene pin WC# ni capa "permanente". Tiene cuatro comandos para establecer por separado el estado de protección contra escritura de cada segmento de 64 bytes del dispositivo (usando diferentes ) y uno para borrarlos todos a la vez. Todos estos comandos requieren controlar V HV como antes. [ 20 ]
El SPD5118 tiene dos modos de protección. En el modo de funcionamiento normal, con el pin de dirección conectado a tierra mediante una resistencia, la protección solo se puede añadir a bloques de 64 bytes, no eliminar. Sin embargo, en el modo de prueba, con el pin de dirección conectado directamente a tierra, estos bits se pueden eliminar libremente. [ 16 ] : § 2.7 (El propio hub también dispone de varios registros volátiles y no volátiles independientes de la parte EEPROM. Algunos registros están protegidos con contraseña, por lo que no se pueden leer ni escribir a menos que se introduzca el valor correcto en los registros de contraseña).
En muchos ordenadores modernos con módulos DIMM DDR4 o DDR5 , la UEFI/BIOS marca la EEPROM SPD como de solo lectura una vez completada la inicialización de la memoria durante el arranque. Esto dificulta la modificación de la EEPROM SPD mediante programas como Thaiphoon Burner.
Extensiones
El estándar JEDEC solo especifica algunos de los bytes SPD. Los datos verdaderamente críticos (hasta DDR3) caben en los primeros 64 bytes, [ 6 ] [ 7 ] [ 21 ] [ 22 ] [ 23 ] mientras que parte del resto está reservado para la identificación del fabricante. Sin embargo, se estandariza una EEPROM de 256 bytes (hasta DDR3). Se han hecho varios usos del espacio restante.
La memoria generalmente viene con recomendaciones de temporización conservadoras en la ROM SPD, para garantizar la funcionalidad básica en todos los sistemas. Los entusiastas a menudo dedican mucho tiempo a ajustar manualmente las temporizaciones de la memoria para obtener mayor velocidad. Habilitar configuraciones especiales como Intel XMP o AMD EXPO a menudo requiere pruebas adicionales para garantizar la estabilidad del sistema [ 24 ] y puede anular la garantía de la CPU si se utiliza fuera de las especificaciones publicadas por el fabricante. [ 25 ] [ 26 ] [ 27 ]
Perfiles de rendimiento mejorados (EPP)
Enhanced Performance Profiles es una extensión de SPD, desarrollada por Nvidia y Corsair , que incluye información adicional para un funcionamiento de mayor rendimiento de la memoria DDR2 SDRAM , incluyendo voltajes de alimentación e información de temporización de comandos no incluidos en la especificación JEDEC SPD. La información EPP se almacena en la misma EEPROM, pero en los bytes 99-127, que no son utilizados por el estándar DDR2 SPD. [ 28 ]
Los parámetros están diseñados específicamente para adaptarse al controlador de memoria de los chipsets nForce 5 , nForce 6 y nForce 7. Nvidia recomienda la compatibilidad con EPP en la BIOS para sus chipsets de placas base de gama alta. Esto permite realizar overclocking con un solo clic para obtener un mejor rendimiento con un mínimo esfuerzo.
Nvidia denomina a la memoria EPP que ha sido calificada por su rendimiento y estabilidad como "memoria compatible con SLI". [ 29 ] El término "memoria compatible con SLI" ha generado cierta confusión, ya que no tiene nada que ver con el vídeo SLI . Se puede usar memoria EPP/SLI con una sola tarjeta gráfica (incluso una que no sea de Nvidia), y se puede ejecutar una configuración de vídeo SLI con varias tarjetas sin memoria EPP/SLI.
Una versión extendida, EPP 2.0, también admite memoria DDR3. [ 30 ]
Perfil de memoria Intel Extreme (XMP)
Se desarrolló una extensión JEDEC SPD similar, creada por Intel , para los módulos DIMM DDR3 SDRAM , que posteriormente también se utilizó en DDR4 y DDR5 SDRAM . XMP utiliza los bytes 176–255, que no están asignados por JEDEC, para codificar tiempos de memoria de mayor rendimiento. [ 31 ]
Más tarde, AMD desarrolló AMP, una tecnología equivalente a XMP, para su uso en su línea de módulos de memoria "Radeon Memory" optimizados para su uso en plataformas AMD. [ 32 ] [ 33 ] Además, los fabricantes de placas base implementaron sus propias tecnologías para permitir que sus placas base basadas en AMD leyeran perfiles XMP: MSI ofrece A-XMP, [ 34 ] ASUS tiene DOCP (Direct Over Clock Profile) y Gigabyte tiene EOCP (Extended Over Clock Profile). [ 35 ]
DDR3 XMP
El encabezado contiene los siguientes datos. Lo más importante es que incluye un valor de "base de tiempo media" MTB, expresado como un número racional de nanosegundos (los valores comunes son 1/8, 1/12 y 1/16 ns). Muchos otros valores de temporización posteriores se expresan como un número entero de unidades MTB.
En el encabezado también se incluye la cantidad de módulos DIMM por canal de memoria que el perfil está diseñado para admitir; incluir más módulos DIMM puede no funcionar correctamente.
Perfiles extendidos de AMD para overclocking (EXPO)
Los perfiles extendidos para overclocking (EXPO) de AMD son una extensión JEDEC SPD desarrollada para DIMM DDR5 para aplicar un perfil de overclocking automático con un solo clic a la memoria del sistema. [ 37 ] [ 38 ] Los DIMM con certificación AMD EXPO incluyen tiempos optimizados certificados para funcionar en procesadores Zen 4. [ 39 ] A diferencia del estándar cerrado XMP de Intel, el estándar EXPO es abierto y libre de regalías . [ 38 ] Se puede utilizar en plataformas Intel. [ 38 ] En su lanzamiento en septiembre de 2022, hay 15 kits de RAM de socios con certificación EXPO disponibles que alcanzan hasta 6400 MT/s. [ 40 ]
EXPO Latencia Ultra Baja (ULL)
En Computex 2026, AMD anunció EXPO Ultra Low Latency (EXPO ULL), una mejora de EXPO para permitir especificar subtiempos adicionales, incluyendo t REFI (intervalo de actualización), t RRD_S (retardo RAS a RAS, corto) y t WR (tiempo de recuperación de escritura), y también para permitir especificar el voltaje V DDP . [ 41 ] [ 42 ] EXPO ULL será compatible con las placas base compatibles con EXPO existentes, aunque probablemente será necesaria una actualización de BIOS. [ 42 ] Para DDR5-6000, AMD afirmó un aumento del 4% tanto en los fps promedio como en los fps bajos del 1% en 30 juegos que probó en una CPU Ryzen 7 9700X, en comparación con los DIMM EXPO no ULL. [ 42 ] AMD afirmó que los kits de RAM EXPO ULL estarían en "prácticamente los mismos precios" que los kits EXPO no ULL. [ 42 ] Por el contrario, G.Skill esperaba precios más altos, citando la necesidad de una clasificación más estricta. [ 43 ]
Memoria específica del proveedor
Un uso indebido común consiste en escribir información en ciertas regiones de memoria para vincular módulos de memoria específicos del fabricante a un sistema determinado. Se sabe que Fujitsu Technology Solutions realiza esta práctica. Agregar un módulo de memoria diferente al sistema suele provocar un rechazo u otras medidas de seguridad (como presionar F1 en cada arranque).
02 0E 00 01-00 00 00 EF-02 03 19 4D-BC 47 C3 46 ...........MGF 53 43 00 04-EF 4F 8D 1F-00 01 70 00-01 03 C1 CF SC...O....p.....
Esta es la salida de un módulo de memoria de 512 MB de Micron Technologies, comercializado para Fujitsu-Siemens Computers. Nótese la cadena "FSC" (46 53 43). La BIOS del sistema rechaza los módulos de memoria que no contienen esta información a partir del desplazamiento 128h.
Algunos portátiles Packard Bell AMD también utilizan este método; en este caso, los síntomas pueden variar, pero puede provocar un cursor parpadeante en lugar de un patrón de pitidos. Cabe mencionar que esto también puede ser un síntoma de corrupción de la BIOS. [ 44 ] Aunque actualizar de 2 GB a 4 GB también puede generar problemas.
Información sobre SPD (Trastorno del Procesamiento Sensorial) para leer y escribir
Los fabricantes de módulos de memoria escriben la información SPD en la EEPROM del módulo. Las BIOS de las placas base leen la información SPD para configurar el controlador de memoria.
SMBus integrado
El controlador SMBus de la placa base es la forma directa de acceder a la memoria SPD en un módulo de memoria conectado a ella. Algunos chipsets de placa base permiten seleccionar si la memoria SPD debe estar protegida contra escritura. Para permitir este acceso, el sistema operativo debe incluir compatibilidad con SMBus, contar con los controladores adecuados para las EEPROM y el SMBus de la placa base debe estar conectado a las EEPROM de la memoria SPD.
- (R) En Linux y FreeBSD , el programa de espacio de usuario
decode-dimmsproporcionado pori2c-toolsdecodifica e imprime información estándar JEDEC en cualquier memoria con información SPD en la computadora. Para SPD pre-DDR4 requiere el controlador "eeprom" o el controlador "at24" (EEPROM de la serie 24). Para SPD DDR4 requiere el controlador "eeprom" o el controlador "ee1004" (EEPROM de la serie 34 definidas en JEDEC EE1004). [ 45 ] [ 46 ] En distribuciones Linux más antiguas, decode-dimms.pl estaba disponible como parte de lm_sensors .- (W) La
eeprogherramienta de i2c-tools permite escribir en EEPROM de la serie 24, es decir, hasta DDR3.
- (W) La
- (RW) En Linux y FreeBSD , el script de Python
spd-eepromlee y escribe en EEPROM de las series AT24 y EE1004. Solo proporciona lectura y escritura SMBus sin procesar, no decodificación. Los requisitos del controlador son los mismos que eni2c-tools. [ 47 ] - (R) En OpenBSD 4.3+ y NetBSD 5.0+, el controlador spdmem(4) accede a la EEPROM a través del SMBus para proporcionar información sobre los módulos de memoria (solo la parte estándar JEDEC).
- Coreboot (R) lee y utiliza la información SPD para inicializar todos los controladores de memoria de un ordenador con parámetros de temporización, tamaño y otras propiedades. Coreboot está diseñado para funcionar como el firmware del ordenador, reemplazando la BIOS (o la BIOS compatible con UEFI ).
- (R) HWiNFO , CPU-Z y Speccy son programas de Microsoft Windows que leen y muestran información SPD, incluyendo XMP y otras extensiones. [ 48 ]
- (RW) Thaiphoon Burner ( abandonware ) es un programa para Windows que permite leer y escribir en el SPD de módulos de memoria hasta DDR4 (incluido XMP). SPDtool es otro programa abandonado con un propósito similar.
Otras características de SMBus
Sensor de temperatura
JEDEC cuenta con estándares para sensores de temperatura direccionables por SMBus en módulos de memoria. El TS3000 es para el sensor independiente para memorias DDR3. El TSE2002 es el sensor combinado de SPD y temperatura para memorias DDR3. El TSE2004 es el sensor combinado de SPD y temperatura para memorias DDR4. El SPD5118 es el módulo que integra la temperatura y el SPD en memorias DDR5.
Control de LED RGB
Algunos módulos de memoria (especialmente en PCs para juegos ) [ 49 ] admiten LED RGB controlados por comandos SMBus propietarios. Esto permite controlar el color de los LED sin conectores ni cables adicionales. Los controladores del kernel de Windows de varios fabricantes necesarios para controlar las luces han sido explotados para obtener acceso, desde acceso completo a la memoria del kernel hasta control de puertos MSR y de E/S, en numerosas ocasiones solo en 2020. [ 50 ] [ 51 ] [ 52 ]
SMBIOS
El SMBIOS transmite datos sobre la memoria desde la BIOS al ordenador. El programa dmidecode , que se ejecuta en Linux , FreeBSD , NetBSD , OpenBSD , BeOS , Cygwin y Solaris , accede a esta información . Cabe destacar que no accede a la información del SPD, sino a la del SMBIOS, por lo que los datos pueden ser limitados o incorrectos. [ 53 ]
SMBus ex situ
Al extraer el chip EEPROM y reubicarlo en otro lugar, se puede obtener un acceso SMBus más directo. Esto ayuda a eliminar las interferencias de los chipsets.
Ordenadores portátiles y cámaras web
Un uso poco común para portátiles antiguos es como lectores SMBus genéricos, ya que la EEPROM interna del módulo se puede desactivar una vez que la BIOS la ha leído, dejando así el bus disponible. El método consiste en poner a nivel bajo las líneas A0 y A1 para desactivar la memoria interna, permitiendo que el dispositivo externo acceda al SMBus. Una vez hecho esto, una aplicación Linux personalizada o una aplicación DOS puede acceder al dispositivo externo. Un uso común es la recuperación de datos de chips de memoria de paneles LCD para adaptar un panel genérico a un portátil propietario.
Una técnica relacionada consiste en reescribir el chip de las cámaras web que suelen venir incluidas con muchos portátiles, ya que la velocidad del bus es considerablemente mayor. Incluso se pueden modificar para que los chips de la serie 25, que se utilizan habitualmente para almacenar la ROM UEFI de la placa base, puedan leerse y escribirse para protegerlos contra fallos del chip.
En algunos chips, también es recomendable separar las líneas de protección contra escritura para que los chips integrados no se borren durante la reprogramación.
Problemas de generación de chips
Lamentablemente, esto solo funciona con memoria DDR3 o inferior, ya que la DDR4 utiliza un modelo de chip diferente (serie 34) para alojar el SPD de 512 bytes (en comparación con los 256 bytes de generaciones anteriores). Esta interfaz de chip (EE1004/TSE2004) divide su almacenamiento en dos páginas y requiere un cambio de página para leer o escribir en todo el chip.
Algunos conjuntos de chips tampoco gestionan correctamente la lectura de los chips EEPROM de la serie 34, por lo que incluso pueden fallar al leerlos. El software podría devolver el mensaje "¿Controlador SMBus incompatible?".
La memoria DDR5 utiliza un diseño aún más complejo, el "concentrador" SPD5118, que duplica aún más su capacidad.
En equipos más antiguos
Algunos equipos más antiguos requieren el uso de módulos SIMM con detección de presencia paralela (más comúnmente llamada simplemente detección de presencia o PD). Algunos de estos equipos utilizan codificación PD no estándar, en particular las computadoras IBM y las impresoras Hewlett-Packard LaserJet y otras.
Véase también
Referencias
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- Memoria de computadora
