Alfa 21364

El desarrollo del Alpha 21364 se centró principalmente en características que mejorarían el rendimiento de la memoria y la escalabilidad del multiprocesador. Este enfoque en el rendimiento de la memoria fue resultado de un artículo visionario publicado en Microprocessor Report titulado "¡Es la memoria, estúpido!", escrito por Richard L. Sites, quien codirigió la definición de la arquitectura Alpha. ^{[ 5 ]} El artículo concluía que, "Durante la próxima década, el diseño del subsistema de memoria será el único aspecto importante del diseño de microprocesadores".

El núcleo del Alpha 21364 se basa en el EV68CB, un derivado del Alpha 21264. La única modificación fue un búfer de víctimas más grande, cuya capacidad se cuadruplicó a 32 entradas. Estas 32 entradas se dividen equitativamente en 16 entradas para la caché de datos (Dcache) y 16 para la caché (Scache). Si bien el Alpha 21364 es una implementación de cuarta generación de la arquitectura Alpha, aparte de esta modificación, el núcleo es idéntico al derivado EV68CB del Alpha 21264. ^{[ 6 ]}

La caché secundaria (denominada "Caché") es una caché unificada con una capacidad de 1,75  MB. Es asociativa por conjuntos de 7 vías , utiliza un tamaño de línea de 64 bytes y tiene una política de escritura diferida. La caché está protegida por un código de corrección de errores (ECC) SECDED (corrección de errores de un bit, detección de errores de doble bit). Se conecta al controlador de caché mediante una ruta de datos de 128 bits. El acceso a la caché está totalmente segmentado, lo que proporciona un ancho de banda sostenible de 16  GB/s a 1,0  GHz.

El tiempo necesario para que los datos solicitados de la caché estén disponibles es de 12 ciclos. ^{[ 7 ]} La latencia de 12 ciclos fue considerada significativa por observadores, como el Microprocessor Report . La latencia de la caché no se redujo más, ya que no habría mejorado el rendimiento. El núcleo Alpha 21264, sobre el cual se basó el Alpha 21364, fue diseñado para usar una caché externa construida con SRAM comercial, que tiene una latencia significativamente mayor que la caché integrada del Alpha 21364. Por lo tanto, solo podía aceptar datos a una velocidad limitada. Una vez que mejorar la latencia no produjo más ganancias, los diseñadores se centraron en reducir el consumo de energía de la caché. ^{[ 8 ]} Compaq no estaba dispuesto a remediar esta deficiencia, ya que habría requerido una modificación significativa del núcleo Alpha 21264. ^{[ 9 ]} La alta latencia de la caché permitía consultar primero las etiquetas de caché para determinar si contenía los datos solicitados y en qué banco se encontraban, antes de encender el banco de caché y acceder a él. Esto evitaba accesos improductivos a la caché, reduciendo el consumo de energía.

El almacenamiento de etiquetas constaba de 5,75 millones de transistores y el almacenamiento de datos de 108 millones de transistores. ^{[ 8 ]}

El Alpha 21364 cuenta con dos controladores de memoria integrados que admiten memoria DRAM Rambus (RDRAM) y que funcionan a dos tercios de la frecuencia de reloj del microprocesador, es decir, 800  MHz a 1,2  GHz. Compaq diseñó controladores de memoria personalizados para el Alpha 21364, dotándolos de capacidades que no se encuentran en los controladores de memoria RDRAM estándar, como tener las 128 páginas abiertas, lo que reduce la latencia de acceso a dichas páginas; y funciones de tolerancia a fallos propietarias.

Cada controlador de memoria proporciona cinco canales RDRAM que admiten módulos de memoria en línea (RIMM) PC800 Rambus. Cuatro de los canales se utilizan para proporcionar memoria, mientras que el quinto se utiliza para proporcionar redundancia tipo RAID . ^{[ 7 ]} Cada canal tiene un ancho de 16 bits, opera a 400  MHz y transfiere datos tanto en el flanco ascendente como en el descendente de la señal de reloj ( velocidad de datos doble ) para una velocidad de transferencia de 800 MT/s, lo que produce un ancho de banda de 1,6  GB/s. El ancho de banda total de la memoria de los ocho canales es de 12,8  GB/s.

La coherencia de caché la proporcionan los controladores de memoria. Cada controlador de memoria dispone de un motor de coherencia de caché. El Alpha 21364 utiliza un esquema de coherencia de caché de directorio en el que parte de la memoria se utiliza para almacenar datos de coherencia Modified, Exclusive, Shared, Invalid (MESI).

La caja R contiene el enrutador de red. Este enrutador conectaba el microprocesador con otros microprocesadores mediante cuatro puertos denominados Norte, Sur, Este y Oeste. Cada puerto constaba de dos enlaces unidireccionales de 39 bits que operaban a 800  MHz. 32 bits se destinaban a datos y 7 bits a ECC. El enrutador de red también dispone de un quinto puerto, utilizado para E/S. Este puerto se conecta a un circuito integrado de aplicación específica (ASIC) IO7, que actuaba como puente a un canal AGP 4x y dos buses PCI-X . El puerto de E/S constaba de dos enlaces unidireccionales de 32 bits que operaban a 200  MHz, lo que proporcionaba un ancho de banda máximo de 3,2  GB/s. El enlace del puerto de E/S operaba a un cuarto de la frecuencia de reloj para simplificar el diseño del ASIC de E/S.

El Alpha 21364 puede conectarse a hasta 127 microprocesadores mediante dos topologías de red: una de mezcla y otra de toroide 2D. La topología de mezcla ofrecía rutas más directas a otros microprocesadores, reduciendo la latencia y, por lo tanto, mejorando el rendimiento, pero, debido a su naturaleza, estaba limitada a conectar hasta ocho microprocesadores. La topología de toroide 2D permitía que la red contara con hasta 128 microprocesadores.

En los sistemas multiprocesador , cada microprocesador es un nodo con su propia memoria. Es posible acceder a la memoria de otros nodos, pero con latencia. Esta latencia aumenta con la distancia, por lo que el Alpha 21364 implementa el multiprocesamiento de acceso a memoria no uniforme (NUMA). La E/S también se distribuye de forma idéntica. Un microprocesador Alpha 21364 en un sistema multiprocesador no necesitaba tener sus ranuras RIMM ocupadas con memoria ni su puerto de E/S con dispositivos. Podía utilizar la memoria y la E/S de otro microprocesador.

El Alpha 21364 podía funcionar en sincronía con computadoras tolerantes a fallos. ^{[ 10 ]} Esta característica fue resultado de la decisión de Compaq de migrar los servidores tolerantes a fallos Himalaya de Tandem de la arquitectura MIPS a Alpha. Sin embargo, las máquinas nunca utilizaron el microprocesador, ya que la decisión de reemplazar el Alpha por el Itanium se tomó antes de que el Alpha 21364 estuviera disponible.

El Alpha 21364 contenía 152 millones de transistores. El ^chip medía 21,1  mm x 18,8  mm para un área de 397  mm² . Fue fabricado por International Business Machines (IBM) en su proceso CMOS ( semiconductor complementario de óxido metálico ) de cobre de siete niveles y 0,18 μm . Estaba empaquetado en una matriz de cuadrícula de tierra (LGA) flip-chip de 1443 pistas. ^{[ 2 ]} Utilizaba una fuente de alimentación de 1,65 V y una interfaz externa de 1,5 V para una disipación de potencia máxima de 155 W a 1,25 GHz.