divisor de frecuencia

Un divisor de frecuencia , también llamado divisor de reloj o escalador o preescalador , es un circuito que toma una señal de entrada de una frecuencia , $f_{in}$ y genera una señal de salida de una frecuencia:

f_{out}={\frac {f_{in}}{N}}

dónde $N$ es un número entero. Los sintetizadores de frecuencia de bucle de enganche de fase utilizan divisores de frecuencia para generar una frecuencia que es múltiplo de una frecuencia de referencia. Los divisores de frecuencia se pueden implementar tanto para aplicaciones analógicas como digitales .

Cosa análoga

Los divisores de frecuencia analógicos son menos comunes y se utilizan únicamente a frecuencias muy altas. Los divisores digitales implementados con tecnologías de circuitos integrados modernos pueden funcionar hasta decenas de GHz.

Regenerador

Un divisor de frecuencia regenerativo, también conocido como divisor de frecuencia Miller , ^{[ 1 ]} mezcla la señal de entrada con la señal de retroalimentación del mezclador.

La señal de retroalimentación es $f_{in}/2$ Esto produce frecuencias de suma y diferencia. $f_{in}/2$ , $3f_{in}/2$ a la salida del mezclador. Un filtro de paso bajo elimina la frecuencia más alta y la $f_{in}/2$ La frecuencia se amplifica y se realimenta al mezclador.

Bloqueado por inyección

Un oscilador de libre funcionamiento al que se le aplica una pequeña cantidad de una señal de alta frecuencia tenderá a oscilar al mismo ritmo que la señal de entrada. Estos divisores de frecuencia fueron esenciales en el desarrollo de la televisión .

Funciona de forma similar a un oscilador de bloqueo por inyección . En un divisor de frecuencia de bloqueo por inyección, la frecuencia de la señal de entrada es un múltiplo (o fracción) de la frecuencia de funcionamiento libre del oscilador. Si bien estos divisores de frecuencia suelen consumir menos energía que los divisores de frecuencia estáticos de banda ancha (o basados en biestables), su desventaja radica en su bajo rango de bloqueo. El rango de bloqueo del ILFD es inversamente proporcional al factor de calidad (Q) del circuito tanque del oscilador. En los diseños de circuitos integrados, esto hace que un ILFD sea sensible a las variaciones del proceso. Es fundamental asegurarse de que el rango de sintonización del circuito de control (por ejemplo, un oscilador controlado por voltaje) se encuentre dentro del rango de bloqueo de entrada del ILFD.

Digital

Para la división entera potencia de 2, se puede usar un contador binario simple, sincronizado con la señal de entrada. El bit de salida menos significativo alterna a la mitad de la frecuencia del reloj de entrada, el siguiente a un cuarto, el tercero a un octavo, etc. Un conjunto de biestables es un método clásico para la división entera n. Dicha división es coherente en frecuencia y fase con la fuente, incluso ante variaciones ambientales, como la temperatura. La configuración más sencilla es una serie donde cada biestable divide por 2. Para una serie de tres de estos, el sistema dividiría por 8. Al agregar compuertas lógicas adicionales a la cadena de biestables, se pueden obtener otras relaciones de división. Las familias de circuitos integrados pueden proporcionar una solución de un solo chip para algunas relaciones de división comunes.

Otro circuito popular para dividir una señal digital por un múltiplo entero par es el contador Johnson . Se trata de una red de registros de desplazamiento que se sincroniza con la señal de entrada. La salida complementada del último registro se realimenta a la entrada del primero. La señal de salida se obtiene a partir de una o más salidas de los registros. Por ejemplo, se puede construir un divisor de 6 con un contador Johnson de 3 registros. Los seis valores válidos del contador son 000, 100, 110, 111, 011 y 001. Este patrón se repite cada vez que la señal de entrada sincroniza la red. La salida de cada registro es una onda cuadrada f/6 con un desfase de 120° entre registros. Se pueden añadir registros adicionales para obtener divisores enteros adicionales.

Señal mixta

( Clasificación: lógica secuencial asíncrona ) Una disposición de biestables D es un método clásico para la división de enteros n. Dicha división es coherente en frecuencia y fase con la fuente, incluso ante variaciones ambientales, como la temperatura. La configuración más sencilla consiste en una serie donde cada biestable D divide por 2. Para una serie de tres de estos, el sistema dividiría por 8. Se han encontrado configuraciones más complejas que generan factores impares, como la división por 5. Entre los chips lógicos clásicos estándar que implementan esta u otras funciones de división de frecuencia similares se encuentran el 7456, el 7457, el 74292 y el 74294. (Véase la lista de chips lógicos de la serie 7400 y la lista de chips lógicos de la serie 4000 ).

Síntesis fraccionada de nitrógeno

Se puede construir un sintetizador de frecuencia fraccionaria n utilizando dos divisores de frecuencia enteros: uno de división por N y otro de división por (N + 1). Mediante un controlador de módulo, N se alterna entre ambos valores, de modo que el VCO oscila entre una frecuencia bloqueada y la otra. El VCO se estabiliza en una frecuencia que es el promedio temporal de las dos frecuencias bloqueadas. Al variar el porcentaje de tiempo que el divisor de frecuencia permanece en cada valor, se puede seleccionar la frecuencia del VCO bloqueado con gran precisión.

Delta-sigma

Si la secuencia de división por N y división por (N + 1) es periódica, aparecen señales espurias en la salida del VCO además de la frecuencia deseada. Los divisores fraccionarios delta-sigma solucionan este problema mediante la selección aleatoria de N y (N + 1), manteniendo las relaciones promediadas en el tiempo.

Véase también

Contador de deglución de pulsos

Referencias

↑ RL Miller (1939). "Generadores de frecuencia fraccionaria que utilizan modulación regenerativa". Actas del IRE . 27 (7): 446– 457. doi : 10.1109/JRPROC.1939.228513 .

Enlaces externos

Sintetizadores fraccionarios delta-sigma n
Un estudio de divisores de frecuencia regenerativos de alta frecuencia

divisores de frecuencia digitales

Dividir por 2 y divisores de contador de rizado asíncronos ^2N - Tutoriales de electrónica
División síncrona por 3, 6, 9, 12 con salida de ciclo de trabajo del 50% - ON Semiconductor - Archivado
Circuitos síncronos de división por 3 o 5 con ciclo de trabajo del 50% y división por 1,5 y 2,5 - Xilinx - Archivado
División por N-0,5 usando 74x161 fichas - Libro blanco

[1] RL Miller (1939). "Generadores de frecuencia fraccionaria que utilizan modulación regenerativa". Actas del IRE . 27 (7): 446– 457. doi : 10.1109/JRPROC.1939.228513 .

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