Núcleo de gráficos Next

The geometry processor contains a Geometry Assembler, a Tesselator, and a Vertex Assembler.

The Tesselator is capable of doing tessellation in hardware as defined by Direct3D 11 and OpenGL 4.6^[11], and succeeded ATI TruForm and hardware tessellation in TeraScale as AMD's then-latest semiconductor intellectual property core.

One compute unit (CU) combines 64 shader processors with 4 texture mapping units (TMUs).^[12][13] The compute units are separate from, but feed into, the render output units (ROPs).^[13] Each compute unit consists of the following:

• a CU scheduler
• a Branch & Message Unit
• 4 16-lane-wide SIMD Vector Units (SIMD-VUs)
• 4 64 KiB vector general-purpose register (VGPR) files
• 1 scalar unit (SU)
• a 8 KiB scalar GPR file^[14]
• a local data share of 64 KiB
• 4 Texture Filter Units
• 16 Texture Fetch Load/Store Units
• a 16 KiB level 1 (L1) cache

Four Compute units are wired to share a 16KiB L1 instruction cache and a 32KiB L1 data cache, both of which are read-only. A SIMD-VU operates on 16 elements at a time (per cycle), while a SU can operate on one a time (one/cycle). In addition, the SU handles some other operations, such as branching.^[15]

Every SIMD-VU has some private memory where it stores its registers. There are two types of registers: scalar registers (S0, S1, etc.), which hold 4 bytes number each, and vector registers (V0, V1, etc.), which each represent a set of 64 4-byte numbers. On the vector registers, every operation is done in parallel on the 64 numbers. which correspond to 64 inputs. For example, it may work on 64 different pixels at a time (for each of them the inputs are slightly different, and thus you get slightly different color at the end).

Cada SIMD-VU tiene espacio para 512 registros escalares y 256 registros vectoriales.

AMD ha afirmado que cada unidad de cómputo (CU) de GCN tiene 64 KiB de compartición de datos locales (LDS). ^{[ 16 ]}

Muchas implementaciones de GCN suelen ir acompañadas de varios otros bloques ASIC de AMD . Entre ellos se incluyen, pero no se limitan al decodificador de vídeo unificado , el motor de codificación de vídeo y AMD TrueAudio .

En un avance de 2011, AnandTech escribió sobre la memoria virtual unificada, compatible con Graphics Core Next. ^{[ 18 ]}

Some of the specific HSA features implemented in the hardware need support from the operating system's kernel (its subsystems) and/or from specific device drivers. For example, in July 2014, AMD published a set of 83 patches to be merged into Linux kernel mainline 3.17 for supporting their Graphics Core Next-based Radeon graphics cards. The so-called HSA kernel driver resides in the directory /drivers/gpu/hsa, while the DRM graphics device drivers reside in /drivers/gpu/drm^[21] and augment the already existing DRM drivers for Radeon cards.^[22] This very first implementation focuses on a single "Kaveri" APU and works alongside the existing Radeon kernel graphics driver (kgd).

Hardware schedulers are used to perform scheduling^[23] and offload the assignment of compute queues to the ACEs from the driver to hardware, by buffering these queues until there is at least one empty queue in at least one ACE. This causes the HWS to immediately assign buffered queues to the ACEs until all queues are full or there are no more queues to safely assign.^[24]

Part of the scheduling work performed includes prioritized queues which allow critical tasks to run at a higher priority than other tasks without requiring the lower priority tasks to be preempted to run the high priority task, therefore allowing the tasks to run concurrently with the high priority tasks scheduled to hog the GPU as much as possible while letting other tasks use the resources that the high priority tasks are not using.^[23] These are essentially Asynchronous Compute Engines that lack dispatch controllers.^[23] They were first introduced in the fourth generation GCN microarchitecture,^[23] but were present in the third generation GCN microarchitecture for internal testing purposes.^[25] A driver update has enabled the hardware schedulers in third generation GCN parts for production use.^[23]

This unit discards degenerate triangles before they enter the vertex shader and triangles that do not cover any fragments before they enter the fragment shader.^[26] This unit was introduced with the fourth generation GCN microarchitecture.^[26]

La microarquitectura GCN 1 se utilizó en varias tarjetas gráficas de la serie Radeon HD 7000 .

• soporte para direccionamiento de 64 bits ( espacio de direcciones x86-64 ) con espacio de direcciones unificado para CPU y GPU ^{[ 18 ]}
  • compatibilidad con PCIe 3.0 ^{[ 27 ]}
  • La GPU envía solicitudes de interrupción a la CPU en varios eventos (como fallos de página ).
• soporte para texturas parcialmente residentes, ^{[ 28 ]} que permiten el soporte de memoria virtual a través de extensiones de DirectX y OpenGL
• Compatibilidad con AMD PowerTune , que ajusta dinámicamente el rendimiento para mantenerse dentro de un TDP específico ^{[ 29 ].}
• Compatibilidad con Mantle (API) , Vulkan y OpenGL 4.6.

Hay motores de computación asíncronos que controlan la computación y el despacho. ^{[ 15 ] [ 30 ]}

La segunda generación de GCN se presentó con la Radeon HD 7790 y también se encuentra en la Radeon HD 8770 , R7 260/260X, R9 290/290X, R9 295X2 , R7 360 y R9 390/390X , así como en las APU de escritorio "Kaveri" y móviles basadas en Steamroller , y en las APU "Beema" y "Mullins" basadas en Puma . Ofrece múltiples ventajas sobre la GCN original, incluyendo compatibilidad con FreeSync , AMD TrueAudio y una versión revisada de la tecnología AMD PowerTune .

La segunda generación de GCN introdujo un componente llamado "Motor de sombreado" (SE). Un Motor de sombreado consta de un procesador de geometría, hasta 44 unidades de cómputo (chip Hawaii), rasterizadores, unidades ROP y caché L1. El Procesador de comandos gráficos, las 8 unidades de control de acceso (ACE), la caché L2 y los controladores de memoria, así como los aceleradores de audio y video, los controladores de pantalla, los 2 controladores DMA y la interfaz PCIe no forman parte del Motor de sombreado .

El A10-7850K "Kaveri" contiene 8 CU (unidades de cómputo) y 8 motores de cómputo asíncronos para la programación independiente y el despacho de elementos de trabajo. ^{[ 32 ]}

En la Cumbre de Desarrolladores de AMD (APU) en noviembre de 2013, Michael Mantor presentó la Radeon R9 290X . ^{[ 33 ]}

La tercera generación de GCN ^{[ 34 ]} se introdujo en 2014 con las Radeon R9 285 y R9 M295X, que cuentan con la GPU "Tonga". Ofrece un rendimiento de teselación mejorado, compresión de color delta sin pérdidas para reducir el uso del ancho de banda de la memoria, un conjunto de instrucciones actualizado y más eficiente, un nuevo escalador de alta calidad para vídeo, codificación HEVC (VCE 3.0) y decodificación HEVC (UVD 6.0), y un nuevo motor multimedia (codificador/decodificador de vídeo). La compresión de color delta es compatible con Mesa. ^{[ 35 ]} Sin embargo, su rendimiento de doble precisión es peor en comparación con la generación anterior. ^{[ 36 ]}

Las GPU de la familia Arctic Islands se presentaron en el segundo trimestre de 2016 con la serie AMD Radeon 400. El motor 3D (es decir, GCA (Graphics and Compute Array) o GFX) es idéntico al que se encuentra en los chips Tonga. ^{[ 38 ]} Pero Polaris cuenta con un motor de controlador de pantalla más reciente, UVD versión 6.3, etc.

Todos los chips basados ​​en Polaris, excepto el Polaris 30, se producen en el proceso FinFET de 14 nm , desarrollado por Samsung Electronics y licenciado a GlobalFoundries . ^{[ 39 ]} El Polaris 30, ligeramente más reciente y actualizado, se construye en el nodo de proceso FinFET LP de 12 nm , desarrollado por Samsung y GlobalFoundries. La arquitectura del conjunto de instrucciones GCN de cuarta generación es compatible con la tercera generación. Es una optimización para el proceso FinFET de 14 nm que permite velocidades de reloj de GPU más altas que con la tercera generación de GCN. ^{[ 40 ]} Las mejoras arquitectónicas incluyen nuevos planificadores de hardware, un nuevo acelerador de descarte de primitivas, un nuevo controlador de pantalla y un UVD actualizado que puede decodificar HEVC en resoluciones 4K a 60 fotogramas por segundo con 10 bits por canal de color. 

AMD comenzó a publicar detalles de su próxima generación de arquitectura GCN, denominada "Unidad de Cómputo de Próxima Generación", en enero de 2017. ^{[ 40 ] [ 45 ] [ 46 ]} Se esperaba que el nuevo diseño aumentara las instrucciones por reloj , velocidades de reloj más altas , soporte para HBM2 , un espacio de direcciones de memoria más grande . Los chipsets de gráficos discretos también incluyen "HBCC (Controlador de Caché de Alto Ancho de Banda)", pero no cuando se integran en APU. ^{[ 47 ]} Además, se esperaba que los nuevos chips incluyeran mejoras en las unidades de salida de rasterización y renderizado . Los procesadores de flujo están fuertemente modificados de las generaciones anteriores para admitir la tecnología de matemáticas empaquetadas Rapid Pack Math para números de 8 bits, 16 bits y 32 bits. Con esto hay una ventaja de rendimiento significativa cuando se acepta una precisión más baja (por ejemplo: procesar dos números de precisión media a la misma velocidad que un solo número de precisión simple ).

Nvidia introdujo la rasterización y el agrupamiento basados ​​en mosaicos con Maxwell , ^{[ 48 ]} y esta fue una razón importante para el aumento de eficiencia de Maxwell. En enero, AnandTech supuso que Vega finalmente alcanzaría a Nvidia en cuanto a optimizaciones de eficiencia energética debido al nuevo "DSBR (Draw Stream Binning Rasterizer)" que se introduciría con Vega. ^{[ 49 ]}

También se añadió soporte para una nueva etapa de sombreado : los sombreadores primitivos. ^{[ 50 ] [ 51 ]} Los sombreadores primitivos proporcionan un procesamiento de geometría más flexible y reemplazan los sombreadores de vértices y geometría en una canalización de renderizado. A diciembre de 2018, los sombreadores primitivos no se pueden usar porque aún no se han realizado los cambios necesarios en la API. ^{[ 52 ]}

Vega 10 y Vega 12 utilizan el proceso FinFET de 14  nm , desarrollado por Samsung Electronics y licenciado a GlobalFoundries . Vega 20 utiliza el proceso FinFET de 7 nm desarrollado por TSMC .