HLH Orión

La CPU constaba de una ALU basada en el microprocesador Am2901 de segmentación de bits . A esta se le añadió una unidad de manipulación de bytes, capaz de realizar las operaciones de desplazamiento, rotación y enmascaramiento necesarias para el manejo de datos de ocho y dieciséis bits. Se proporcionó lógica adicional para admitir comparaciones de complemento a dos con y sin signo en una sola operación, aritmética de precisión múltiple y normalización de punto flotante . La mayoría de las operaciones podían realizarse en 150 ns; sin embargo, el tiempo de ciclo era variable, de 125 ns a 200 ns, bajo el control del microprograma, lo que permitía optimizar la temporización. Un microsecuenciador, basado en el Am2910, dirigía el flujo de control a través del microprograma. Podía realizar bifurcaciones, bucles y llamadas a subrutinas, la mayoría de las cuales podían estar condicionadas a diversas condiciones de estado de la CPU.

El decodificador de instrucciones de la CPU decodificaba instrucciones a nivel de máquina (a diferencia de las microinstrucciones). Esto se lograba mediante tablas de mapeo almacenadas en una memoria RAM rápida con verificación de paridad, que asignaban códigos de operación de un byte a direcciones de microinstrucciones. El control se transfería a estas direcciones mediante una operación de secuenciador especial, que se ejecutaba en paralelo con otras funciones de la CPU . Por lo tanto, la decodificación de instrucciones se superponía a la ejecución de las mismas.

Se proporcionó un mecanismo de escape para permitir que el conjunto de instrucciones se expandiera más allá de las 256 entradas seleccionadas por cualquier código de operación. Existía otro mecanismo para alternar entre varios conjuntos de tablas de despacho, lo que permitía que la máquina admitiera múltiples conjuntos de instrucciones simultáneamente. Mediante este mecanismo, se podía seleccionar un conjunto de instrucciones diferente cada vez que se producía un cambio de contexto. Este mecanismo también se utilizó para implementar instrucciones privilegiadas, perfilado dinámico (para la monitorización del rendimiento) y múltiples modos de CPU (por ejemplo, Usuario y Núcleo ).

La función de la memoria caché , independiente de la memoria principal, era almacenar la parte superior de la pila de evaluación para un lenguaje orientado a procedimientos. La caché tenía una latencia de dos ciclos, tras la cual podía entregar una palabra por ciclo, y estaba dividida en varias páginas, cada una con 512 palabras de 32 bits con protección de paridad. Las páginas se agrupaban en pares, con un máximo arquitectónico de 16 pares. La máquina original implementaba dos pares. El segundo miembro de cada par se utilizaba normalmente como registros rápidos adicionales y almacenamiento temporal sin afectar a la página de la pila. Los nueve bits inferiores del registro de la CPU, que direccionaban la caché, se implementaban con contadores y permitían operaciones de incremento y decremento (push y pop), así como acceso aleatorio.

La memoria de control se construyó utilizando RAM estáticas de alta velocidad . Normalmente, esta se cargaba durante el arranque, lo que permitía que la máquina fuera totalmente microprogramable por el usuario. El tiempo de ciclo de la memoria de control era de 125 ns, igual al ciclo de CPU más rápido. La arquitectura permitía hasta 32 Kwords (longitud de palabra de 64 bits) de memoria de control; sin embargo, debido a las limitaciones de la tecnología de memoria, la implementación original permitía un máximo de 8 Kwords. La configuración estándar tenía 4 Kwords en una sola placa de circuito. Se podían instalar dos de estas placas. Se proporcionaba comprobación de paridad. Para lograr la velocidad requerida a un coste razonable, se empleó una arquitectura de segmentación de dos niveles alrededor de la memoria de control. Posteriormente, se implementó una placa de 16 Kwords, lo que proporcionó un tamaño máximo de memoria de control de 32 Kwords.

La memoria principal estaba organizada en palabras de 32 bits con entrelazado bidireccional, lo que permitía recuperar o almacenar 64 bits de datos en una sola operación. En funcionamiento normal, se accedía a la memoria principal mediante una unidad de gestión de memoria virtual.

En la implementación original, cada módulo de memoria principal contenía 0,5 Mbytes de almacenamiento con protección de paridad, construidos con memorias RAM MOS dinámicas de 64K. El tiempo de ciclo de acceso aleatorio era de 500 ns por palabra de 32 bits, pero las transferencias de varias palabras, por ejemplo, hacia y desde la caché, arrojaban un tiempo de ciclo efectivo de 250 ns por palabra de 32 bits (16 Mbytes por segundo). Los módulos de memoria decodificaban direcciones de palabras físicas de 26 bits, y dentro de este límite, la capacidad total de memoria estaba restringida únicamente por el número de ranuras de bus del sistema disponibles; dependiendo de la configuración de E/S del sistema, se podían instalar hasta 10 Mbytes de memoria física. Una implementación posterior del módulo de memoria aumentó el tamaño a 2 MB utilizando memorias RAM de 256K.

La traducción de direcciones lógicas a físicas se realizaba mediante un conjunto de tablas de traducción de direcciones. Cada proceso tenía acceso a tres regiones de memoria extensibles de forma independiente, utilizadas normalmente para el programa, el montón y la pila. Una cuarta región solía estar reservada para el sistema operativo. Las tablas también contenían un conjunto de bits de derechos para cada página de memoria, lo que proporcionaba protección total y permitía la implementación de memoria virtual paginada bajo demanda. Las tablas de traducción se almacenaban en caché en la CPU, lo que, en la mayoría de los casos, resultaba en una sobrecarga de tan solo una microinstrucción al realizar la traducción de direcciones. El tamaño de página, fijo por el hardware, era de 4 Kbytes. Cada región lógica podía tener hasta 256 Mbytes.