Hispanopedia WikiLa lógica de transceptor de alta velocidad ( HSTL) es un estándar independiente de la tecnología para la señalización entre circuitos integrados . [ 1 ] El rango de señalización nominal es de 0 V a 1,5 V, aunque se permiten variaciones, y las señales pueden ser de terminación simple o diferencial. Está diseñada para operar a frecuencias superiores a 180 MHz.
Las siguientes clases están definidas por la norma EIA/JESD8-6 de EIA / JEDEC :
- Clase I (sin terminación o con terminación paralela simétrica)
- Clase II (serie terminada)
- Clase III (terminación paralela asimétrica)
- Clase IV (terminación doble paralela asimétrica)
Cabe destacar que la terminación paralela simétrica implica que la resistencia de terminación en la carga está conectada a la mitad de la tensión de alimentación del búfer de salida. La terminación paralela doble implica que se instalan resistencias de terminación paralela en ambos extremos de la línea de transmisión.
Véase también
Referencias
- ↑ "Lógica de transceptor de alta velocidad (HSTL). Un estándar de interfaz basado en voltaje de alimentación de búfer de salida de 1,5 V para circuitos integrados digitales, JESD8-6" (PDF) . 1 de agosto de 1995.
- electrónica digital
- Estándares JEDEC
- Conectores electrónicos