IA-64

En 1989, HP comenzó a preocuparse de que las arquitecturas de computación de conjunto de instrucciones reducido (RISC) se estuvieran acercando a un límite de procesamiento de una instrucción por ciclo . Tanto los investigadores de Intel como los de HP habían estado explorando opciones de arquitectura de computadoras para diseños futuros y, por separado, comenzaron a investigar un nuevo concepto conocido como palabra de instrucción muy larga (VLIW) ^{[ 4 ]} que surgió de la investigación de la Universidad de Yale a principios de la década de 1980. ^{[ 5 ]}

VLIW es un concepto de arquitectura informática (similar a RISC y CISC ) donde una sola palabra de instrucción contiene múltiples instrucciones codificadas en una palabra de instrucción muy larga para facilitar que el procesador ejecute varias instrucciones en cada ciclo de reloj. Las implementaciones típicas de VLIW dependen en gran medida de compiladores sofisticados para determinar en tiempo de compilación qué instrucciones pueden ejecutarse simultáneamente y la planificación adecuada de estas instrucciones para su ejecución, así como para ayudar a predecir la dirección de las operaciones de bifurcación. El valor de este enfoque radica en realizar más trabajo útil en menos ciclos de reloj y simplificar los requisitos de hardware para la planificación de instrucciones del procesador y la predicción de bifurcaciones, aunque esto conlleva un aumento en la complejidad, el costo y el consumo de energía del procesador a cambio de una ejecución más rápida.

Durante este período, HP comenzó a creer que ya no era rentable para las empresas de sistemas empresariales individuales, como la suya propia, desarrollar microprocesadores propietarios. Intel también había estado investigando diversas opciones arquitectónicas para ir más allá del conjunto de instrucciones x86 y así satisfacer las necesidades de servidores empresariales de gama alta y computación de alto rendimiento (HPC).

Intel y HP se asociaron en 1994 para desarrollar la arquitectura IA-64, utilizando una variación de los conceptos de diseño VLIW que Intel denominó explícitamente computación de instrucciones paralelas (EPIC). El objetivo de Intel era aprovechar la experiencia que HP había desarrollado en sus primeros trabajos con VLIW, junto con la suya propia, para desarrollar una línea de productos de gran volumen dirigida a los sistemas de gama alta mencionados anteriormente, que pudiera venderse a todos los fabricantes de equipos originales (OEM). Por su parte, HP deseaba poder adquirir procesadores estándar fabricados con la tecnología de fabricación en masa y de proceso contemporánea de Intel, que fueran superiores a sus procesadores PA-RISC.

Intel tomó la delantera en el proceso de diseño y comercialización, mientras que HP contribuyó a la definición de ISA, la microarquitectura Merced/Itanium y Itanium 2. El año previsto originalmente para la entrega del primer producto de la familia Itanium, Merced, era 1998. ^{[ 4 ]}

Los esfuerzos de marketing de productos y participación de la industria de Intel fueron sustanciales y lograron victorias de diseño con la mayoría de los fabricantes de equipos originales de servidores empresariales, incluidos aquellos basados ​​en procesadores RISC en ese momento. Los analistas de la industria predijeron que IA-64 dominaría en servidores, estaciones de trabajo y computadoras de escritorio de gama alta, y eventualmente reemplazaría a las arquitecturas RISC y CISC para todas las aplicaciones de propósito general. ^{[ 6 ] [ 7 ]} Compaq y Silicon Graphics decidieron abandonar el desarrollo posterior de las arquitecturas Alpha y MIPS respectivamente a favor de migrar a IA-64. ^{[ 8 ]}

Para 1997, era evidente que la arquitectura IA-64 y el compilador eran mucho más difíciles de implementar de lo que se pensaba inicialmente, y la entrega de Itanium comenzó a retrasarse. ^{[ 9 ]} Dado que Itanium fue el primer procesador EPIC, el desarrollo se topó con más problemas imprevistos de los que el equipo estaba acostumbrado. Además, el concepto EPIC dependía de capacidades del compilador que nunca se habían implementado antes, por lo que se necesitaba más investigación. ^{[ 10 ]}

Varios grupos desarrollaron sistemas operativos para la arquitectura, incluyendo Microsoft Windows , Unix y sistemas similares a Unix como Linux , HP-UX , FreeBSD , Solaris , ^{[ 11 ] [ 12 ] [ 13 ]} Tru64 UNIX , ^{[ 8 ]} y Monterey/64 ^{[ 14 ]} (los tres últimos fueron cancelados antes de llegar al mercado). En 1999, Intel lideró la formación de un consorcio industrial de código abierto para portar Linux a IA-64 al que llamaron "Trillium" (y luego renombrado "Trillian" debido a un problema de marca registrada), que fue liderado por Intel e incluyó a Caldera Systems , CERN , Cygnus Solutions , Hewlett-Packard, IBM, Red Hat , SGI , SuSE , TurboLinux y VA Linux Systems . Como resultado, se entregó un Linux IA-64 funcional antes de lo previsto y fue el primer sistema operativo en ejecutarse en los nuevos procesadores Itanium.

Intel anunció el nombre oficial del procesador, Itanium , el 4 de octubre de 1999. ^{[ 15 ]} A las pocas horas, el nombre Itanic se acuñó en un grupo de noticias de Usenet como un juego de palabras con el nombre Titanic , el transatlántico "insumergible" que se hundió en su viaje inaugural en 1912. ^{[ 16 ]}

Al día siguiente, el 5 de octubre de 1999, AMD anunció sus planes para extender el conjunto de instrucciones x86 de Intel para incluir un modo de 64 bits totalmente compatible con versiones anteriores, revelando además la nueva arquitectura x86 de 64 bits de AMD, en la que la compañía ya había trabajado, que se incorporaría al próximo microprocesador de octava generación de AMD, con nombre en clave SledgeHammer . ^{[ 17 ]} AMD también indicó que las especificaciones completas de la arquitectura y más detalles estarían disponibles en agosto de 2000. ^{[ 18 ]}

Dado que AMD nunca fue invitada a contribuir a la arquitectura IA-64 y cualquier tipo de licencia parecía improbable, la extensión de arquitectura AMD64 de AMD se posicionó desde el principio como una forma evolutiva de agregar capacidades de computación de 64 bits a la arquitectura x86 existente, al tiempo que seguía siendo compatible con el código x86 de 32 bits heredado , en contraposición al enfoque de Intel de crear una arquitectura de 64 bits completamente nueva e incompatible con x86 con IA-64.

En enero de 2019, Intel anunció que Kittson sería descontinuado, con una fecha límite para pedidos en enero de 2020 y una fecha límite para envíos en julio de 2021. ^{[ 19 ] [ 20 ]} En noviembre de 2023, se eliminó la compatibilidad con IA-64 del kernel de Linux y desde entonces se mantiene fuera del árbol . ^{[ 21 ] [ 22 ] [ 23 ]}

El mecanismo de búsqueda puede leer hasta dos paquetes por ciclo de reloj desde la caché L1 a la tubería. Cuando el compilador aprovecha al máximo esta capacidad, el procesador puede ejecutar seis instrucciones por ciclo de reloj. El procesador cuenta con treinta unidades de ejecución funcionales en once grupos. Cada unidad puede ejecutar un subconjunto específico del conjunto de instrucciones y lo hace a una velocidad de una instrucción por ciclo, a menos que la ejecución se detenga esperando datos. Si bien no todas las unidades de un grupo ejecutan subconjuntos idénticos del conjunto de instrucciones, las instrucciones comunes pueden ejecutarse en varias unidades.

Los grupos de unidades de ejecución incluyen:

• Seis ALU de propósito general, dos unidades de enteros, una unidad de desplazamiento.
• Cuatro unidades de caché de datos
• Seis unidades multimedia, dos unidades de desplazamiento en paralelo, una unidad de multiplicación en paralelo, un contador de población.
• Dos unidades de multiplicación y acumulación de punto flotante de 82 bits , dos unidades de multiplicación y acumulación de punto flotante SIMD (dos operaciones de 32 bits cada una) ^{[ 29 ]}
• Tres sucursales

Idealmente, el compilador suele agrupar las instrucciones en conjuntos de seis que se ejecutan simultáneamente. Dado que las unidades de punto flotante implementan una operación de multiplicación y acumulación , una sola instrucción de punto flotante puede realizar el trabajo de dos instrucciones cuando la aplicación requiere una multiplicación seguida de una suma: esto es muy común en el procesamiento científico. En estos casos, el procesador puede ejecutar cuatro FLOPs por ciclo. Por ejemplo, el  Itanium de 800 MHz tenía una potencia teórica de 3,2 GFLOPS y el Itanium 2 más rápido, de 1,67 GHz, alcanzaba los 6,67 GFLOPS.   

En la práctica, el procesador suele estar infrautilizado, ya que no todas las ranuras se llenan con instrucciones útiles debido, por ejemplo, a dependencias de datos o limitaciones en las plantillas de paquetes disponibles. El código más denso posible requiere 42,6 bits por instrucción, en comparación con los 32 bits por instrucción de los procesadores RISC tradicionales de la época, y las operaciones nulas debidas a ranuras desperdiciadas reducen aún más la densidad del código. Generar instrucciones adicionales para cargas especulativas e indicaciones para bifurcaciones y caché de forma óptima resulta poco práctico, ya que un compilador no puede predecir el contenido de los diferentes niveles de caché en un sistema que ejecuta múltiples procesos y recibe interrupciones.

Entre 2002 y 2006, los procesadores Itanium 2 compartían una jerarquía de caché común. Contaban con 16  KB de caché de instrucciones de nivel 1 y 16  KB de caché de datos de nivel 1. La caché L2 era unificada (tanto para instrucciones como para datos) y tenía un tamaño de 256  KB. La caché de nivel 3 también era unificada y su tamaño variaba entre 1,5  MB y 24  MB. La  caché L2 de 256 KB contenía la lógica suficiente para gestionar las operaciones de semáforo sin interferir con la unidad aritmético-lógica (ALU) principal .

La memoria principal se accede a través de un bus a un chipset externo . El bus del Itanium 2 se denominó inicialmente bus McKinley, pero ahora se suele llamar bus Itanium. La velocidad del bus ha aumentado progresivamente con cada nuevo lanzamiento de procesador. El bus transfiere 2 × 128 bits por ciclo de reloj, por lo que el  bus McKinley de 200 MHz transfería 6,4  GB/s, y el  bus Montecito de 533 MHz transfiere 17,056  GB/s ^{[ 30 ].}

Los procesadores Itanium lanzados antes de 2006 contaban con soporte de hardware para la arquitectura IA-32 , lo que permitía la compatibilidad con aplicaciones de servidor antiguas. Sin embargo, el rendimiento del código IA-32 era mucho peor que el del código nativo y también inferior al de los procesadores x86 de la época. En 2005, Intel desarrolló la capa de ejecución IA-32 (IA-32 EL), un emulador de software que ofrecía un mejor rendimiento. Por lo tanto, con Montecito, Intel eliminó el soporte de hardware para el código IA-32.

En 2006, con el lanzamiento de Montecito , Intel realizó una serie de mejoras a la arquitectura básica del procesador, entre las que se incluyen: ^{[ 31 ]}

• Multihilo por hardware: Cada núcleo del procesador mantiene el contexto para dos hilos de ejecución. Cuando un hilo se bloquea durante el acceso a la memoria, el otro puede ejecutarse. Intel denomina a esto "multihilo grueso" para distinguirlo de la " tecnología hyper-threading " que Intel integró en algunos microprocesadores x86 y x86-64 .
• Compatibilidad de hardware con la virtualización : Intel incorporó la tecnología de virtualización Intel (Intel VT-i), que proporciona asistencia de hardware para las funciones básicas de virtualización. La virtualización permite que un hipervisor de software ejecute varias instancias del sistema operativo en el procesador simultáneamente.
• Mejoras en la caché: Montecito añadió una caché L2 dividida, que incluía una  caché L2 dedicada de 1 MB para instrucciones. La caché L2 original de 256  KB se convirtió en una caché de datos dedicada. Montecito también incluyó hasta 12  MB de caché L3 integrada en el chip.