Larrabee (microarquitectura)

Larrabee fue concebida para diferenciarse de las GPU discretas más antiguas, como la serie GeForce 200 y la serie Radeon 4000, en tres aspectos principales:

• Se trataba de utilizar el conjunto de instrucciones x86 con extensiones específicas de Larrabee. ^{[ 15 ]}
• Se suponía que contaría con coherencia de caché en todos sus núcleos. ^{[ 15 ]}
• Se suponía que incluiría muy poco hardware gráfico especializado, realizando en su lugar tareas como el almacenamiento en búfer Z, el recorte y la mezcla mediante software, utilizando un enfoque de renderizado basado en mosaicos . ^{[ 15 ]}

Se esperaba que esto hiciera a Larrabee más flexible que las GPU actuales, permitiendo una mayor diferenciación en la apariencia entre juegos u otras aplicaciones 3D. El documento de Intel en SIGGRAPH 2008 mencionaba varias características de renderizado que eran difíciles de lograr en las GPU actuales: lectura del destino de renderizado, transparencia independiente del orden , mapeo de sombras irregular y trazado de rayos en tiempo real . ^{[ 15 ]}

Las GPU más recientes, como la Radeon HD 5xxx de ATI y la serie GeForce 400 de Nvidia, ofrecen capacidades de computación de propósito general cada vez más amplias a través de DirectX11 DirectCompute y OpenCL, así como la tecnología CUDA propietaria de Nvidia , lo que les confiere muchas de las capacidades de Larrabee.

Los núcleos del procesador x86 de Larrabee diferían en varios aspectos de los núcleos de las CPU Intel actuales, como el Core 2 Duo o el Core i7 :

• Sus núcleos x86 se basaban en el diseño mucho más simple del Pentium P54C , que aún se mantiene para su uso en aplicaciones embebidas . ^{[ 16 ]} El núcleo derivado del P54C es superescalar , pero no incluye ejecución fuera de orden , aunque se ha actualizado con características modernas como el soporte para x86-64 , ^{[ 15 ]} similar a la microarquitectura Bonnell utilizada en Atom . La ejecución en orden implica un menor rendimiento para los núcleos individuales, pero como son más pequeños, se pueden colocar más en un solo chip, lo que aumenta el rendimiento general. La ejecución también es más determinista, por lo que la planificación de instrucciones y tareas puede ser realizada por el compilador.
• Cada núcleo contenía una unidad de procesamiento vectorial de 512 bits , capaz de procesar 16 números de coma flotante de precisión simple a la vez. Esto es similar a las unidades SSE de la mayoría de los procesadores x86, pero cuatro veces más grande, con características adicionales como instrucciones de dispersión/recolección y un registro de máscara diseñado para facilitar y agilizar el uso de la unidad vectorial. Larrabee debía obtener la mayor parte de su potencia de cálculo de estas unidades vectoriales. ^{[ 15 ]}
• Incluía una característica principal de hardware gráfico de función fija : unidades de muestreo de texturas . Estas realizan filtrado trilineal y anisotrópico y descompresión de texturas . ^{[ 15 ]}
• Tenía un bus de anillo de 1024 bits (512 bits en cada dirección) para la comunicación entre núcleos y con la memoria. ^{[ 15 ]} Este bus se puede configurar en dos modos para admitir productos Larrabee con 16 núcleos o más, o con menos de 16 núcleos. ^{[ 17 ]}
• Incluía instrucciones explícitas de control de caché para reducir el saturamiento de la caché durante las operaciones de transmisión que solo leen/escriben datos una vez. ^{[ 15 ]} También se admite la precarga explícita en la caché L2 o L1.
• Cada núcleo admitía multihilo entrelazado de cuatro vías, con cuatro copias de cada registro del procesador . ^{[ 15 ]}

En teoría, los núcleos del procesador x86 de Larrabee habrían podido ejecutar software de PC existente, o incluso sistemas operativos. Una versión diferente del procesador podría haberse instalado en los zócalos de CPU de la placa base mediante QuickPath , ^{[ 18 ]} pero Intel nunca anunció ningún plan al respecto. Aunque el compilador nativo de C/C++ de Larrabee incluía autovectorización y muchas aplicaciones podían ejecutarse correctamente después de ser recompiladas, se esperaba que la máxima eficiencia requiriera la optimización del código mediante intrínsecos vectoriales de C++ o código ensamblador Larrabee en línea. ^{[ 15 ]} Sin embargo, como en todas las GPGPU, no todo el software se habría beneficiado de la utilización de una unidad de procesamiento vectorial. Un sitio de periodismo tecnológico afirma que las capacidades gráficas de Larrabee estaban planeadas para integrarse en CPU basadas en la microarquitectura Haswell . ^{[ 19 ]}

La filosofía de Larrabee de usar muchos núcleos pequeños y simples era similar a las ideas detrás del procesador Cell . Hay algunas similitudes adicionales, como el uso de un bus de anillo de alto ancho de banda para la comunicación entre núcleos. ^{[ 15 ]} Sin embargo, hubo muchas diferencias significativas en la implementación que se esperaba que simplificaran la programación de Larrabee.

• El procesador Cell incluye un procesador principal que controla muchos procesadores más pequeños. Además, el procesador principal puede ejecutar un sistema operativo. En cambio, todos los núcleos de Larrabee son iguales, y no se esperaba que Larrabee ejecutara un sistema operativo.
• Cada núcleo de la celda ( SPE ) tiene un almacenamiento local, para el cual se utilizan operaciones explícitas ( DMA ) para todos los accesos a la DRAM. No se permiten lecturas ni escrituras ordinarias en la DRAM. En Larrabee, todas las memorias dentro y fuera del chip están bajo una jerarquía de caché coherente gestionada automáticamente , de modo que sus núcleos comparten virtualmente un espacio de memoria uniforme mediante instrucciones de copia estándar ( MOV ). Cada núcleo de Larrabee tenía 256  KB de caché L2 local, y un acceso que alcanza otro segmento L2 tarda más en completarse. ^{[ 15 ]}
• Debido a la coherencia de caché mencionada anteriormente, cada programa que se ejecutaba en Larrabee disponía prácticamente de una gran cantidad de memoria lineal, al igual que en una CPU tradicional de propósito general. En cambio, una aplicación para Cell debería programarse teniendo en cuenta el espacio de memoria limitado del almacenamiento local asociado a cada SPE (para más detalles, véase el artículo sobre Cell ), pero con un ancho de banda teóricamente mayor. Sin embargo, dado que el acceso a la caché L2 local es más rápido, aún se puede obtener una ventaja al utilizar métodos de programación propios de Cell.
• Cell utiliza DMA para la transferencia de datos hacia y desde las memorias locales en el chip, lo que permite el mantenimiento explícito de las superposiciones almacenadas en la memoria local para acercar la memoria al núcleo y reducir las latencias de acceso, pero requiere un esfuerzo adicional para mantener la coherencia con la memoria principal; mientras que Larrabee utilizó una caché coherente con instrucciones especiales para la manipulación de la caché (en particular, sugerencias de desalojo de caché e instrucciones de precarga), lo que mitigó las penalizaciones por fallos y desalojo y redujo la contaminación de la caché (por ejemplo, para las canalizaciones de renderizado y otros cálculos de tipo flujo) a costa de tráfico y sobrecarga adicionales para mantener la coherencia de la caché. ^{[ 15 ]}
• Cada núcleo de procesamiento en Cell ejecuta un solo hilo a la vez, en orden. Un núcleo en Larrabee podía ejecutar hasta cuatro hilos, pero solo uno a la vez. La tecnología hyperthreading de Larrabee ayudó a disimular las latencias inherentes a la ejecución en orden.

Intel comenzó a integrar una línea de GPU en placas base bajo la marca Intel GMA en 2004. Al estar integrados en las placas base (las versiones más recientes, como las lanzadas con Sandy Bridge, se incorporan en el mismo chip que la CPU), estos chips no se vendían por separado. Si bien el bajo costo y el consumo de energía de los chips Intel GMA los hacían adecuados para portátiles pequeños y tareas menos exigentes, carecían de la potencia de procesamiento gráfico 3D necesaria para competir con las GPU contemporáneas de Nvidia y AMD/ATI por una cuota del mercado de ordenadores de juegos de gama alta, el mercado de computación de alto rendimiento ( HPC ) o un lugar en las consolas de videojuegos más populares . En cambio, Larrabee se vendería como una GPU discreta, separada de las placas base, y se esperaba que tuviera un rendimiento lo suficientemente bueno como para ser considerada en la próxima generación de consolas de videojuegos. ^{[ 20 ] [ 21 ]}

El equipo que trabajó en Larrabee era independiente del equipo de Intel GMA. El hardware fue diseñado por un equipo recién formado en la sede de Intel en Hillsboro, Oregón , distinto del que diseñó Nehalem . El software y los controladores fueron escritos por un equipo también recién formado. La pila 3D en concreto fue escrita por desarrolladores de RAD Game Tools (entre ellos Michael Abrash ). ^{[ 22 ]}

El Instituto de Computación Visual de Intel investigó tecnologías básicas y aplicadas que podrían aplicarse a productos basados ​​en Larrabee. ^{[ 23 ]}