P6 (microarquitectura)

La microarquitectura P6 es la sexta generación de la microarquitectura Intel x86 , implementada por primera vez en el microprocesador Pentium Pro en 1995. Fue sucedida parcialmente por la microarquitectura NetBurst , utilizada por el Pentium 4 en el año 2000, aunque continuó utilizándose en nuevos procesadores hasta mediados de la década de 2000. La microarquitectura Core , una evolución de la variante Enhanced Pentium M de P6 con 64 bits , XD y SSE3 , sucedería posteriormente tanto a P6 como a NetBurst.

El procesador P6 se ​​utilizó en la gama principal de productos de Intel, desde el Pentium Pro hasta el Pentium III, y era ampliamente conocido por su bajo consumo de energía, su excelente rendimiento en operaciones con números enteros y su número relativamente alto de instrucciones por ciclo (IPC).

El núcleo P6 fue el microprocesador Intel de sexta generación en la línea x86. La primera implementación del núcleo P6 fue la CPU Pentium Pro en 1995, sucesora inmediata del diseño original de Pentium (P5).

Los procesadores P6 traducen dinámicamente las instrucciones IA-32 en secuencias de microoperaciones almacenadas en búfer similares a las RISC , luego analizan y reordenan las microoperaciones para detectar operaciones paralelizable que pueden enviarse a más de una unidad de ejecución a la vez. ^{[ 2 ]} El Pentium Pro fue el primer microprocesador x86 diseñado por Intel para utilizar esta técnica, aunque el NexGen Nx586 , presentado en 1994, lo hizo antes.

Otras características implementadas por primera vez en el espacio x86 en el núcleo P6 incluyen:

• La ejecución especulativa y la ejecución fuera de orden (denominada "ejecución dinámica" por Intel) requerían nuevas unidades de retiro en el núcleo de ejecución. Esto redujo las pausas en la canalización y, en parte, permitió una mayor escalabilidad de velocidad del Pentium Pro y las generaciones posteriores de CPU.
• La superpipelining, que aumentó desde la arquitectura de 5 etapas del Pentium hasta las 14 del Pentium Pro y los primeros modelos del Pentium III (Coppermine), y que finalmente se transformó en una arquitectura de menos de 10 etapas en el Pentium M para el mercado de sistemas embebidos y móviles debido a la ineficiencia energética y los problemas de mayor voltaje que se presentaron en el predecesor, y que luego volvió a extender la arquitectura de 10 a 12 etapas en el Core 2 debido a la dificultad de aumentar la velocidad de reloj mientras se mejoraba el proceso de fabricación, puede de alguna manera contrarrestar algunos de los impactos negativos del mayor consumo de energía en el diseño de la arquitectura más profunda.
• Un bus frontal que utiliza una variante de la lógica del transceptor Gunning para permitir que cuatro procesadores discretos compartan recursos del sistema. ^{[ 3 ]}
• Extensión de dirección física (PAE) y un bus de direcciones de 36 bits más amplio para admitir 64 GB de memoria física. ^{[ 4 ]}
• El cambio de nombre de los registros permitió una ejecución más eficiente de múltiples instrucciones en la tubería.
• Instrucciones CMOV , que se utilizan ampliamente en la optimización del compilador .
• Other new instructions: FCMOV, FCOMI/FCOMIP/FUCOMI/FUCOMIP, RDPMC, UD2.
• New instructions in Pentium II Deschutes core: FXSAVE, FXRSTOR.
• Nuevas instrucciones en Pentium III: Extensiones SIMD de transmisión .

Tras el lanzamiento del Pentium 4-M y el Mobile Pentium 4, pronto se hizo evidente que los nuevos procesadores móviles NetBurst no eran ideales para la informática móvil. Los procesadores basados ​​en NetBurst simplemente no eran tan eficientes por ciclo de reloj ni por vatio en comparación con sus predecesores P6. Los procesadores Mobile Pentium 4 se calentaban mucho más que los procesadores Pentium III-M sin ofrecer ventajas de rendimiento significativas. Su ineficiencia afectaba no solo la complejidad del sistema de refrigeración, sino también la importantísima duración de la batería. Intel volvió a la mesa de diseño para crear un diseño que se adaptara de forma óptima a este segmento de mercado. El resultado fue un diseño P6 modernizado llamado Pentium M.

Descripción general del diseño ^{[ 5 ]}

• Bus frontal con cuatro bombas . Con el núcleo Banias inicial, Intel adoptó el bus frontal de 400 MT/s utilizado por primera vez en el Pentium 4. El núcleo Dothan pasó al bus frontal de 533 MT/s, siguiendo la evolución del Pentium 4.  
• Mayor capacidad de caché L1/L2 . La caché L1 aumentó de los 32 KB de su predecesor a los 64 KB actuales en todos los modelos. Inicialmente, la caché L2 era de 1 MB en el núcleo Banias y de 2 MB en el núcleo Dothan. La activación dinámica de la caché se realiza mediante un selector de cuadrante desde los estados de reposo.
• Compatibilidad con SSE2 Streaming SIMD Extensions 2.
• Una arquitectura de procesamiento de instrucciones mejorada de 10 o 12 etapas que permite velocidades de reloj más altas, manteniendo al mismo tiempo las ventajas de eficiencia asociadas a una arquitectura más corta.
• Gestión dedicada de la pila de registros.
• Un predictor de bifurcaciones renovado. Se añaden el historial global, la predicción indirecta y la predicción de bucles a la tabla de predicción de bifurcaciones. Se elimina la predicción local.
• Fusión de microoperaciones de ciertas subinstrucciones. Esto permite que algunas instrucciones x86 generen menos microoperaciones, lo que posibilita una ejecución más rápida de las instrucciones individuales y puede aumentar el número de instrucciones ejecutadas simultáneamente.

El Pentium M fue el procesador x86 más eficiente en consumo de energía para portátiles durante varios años, consumiendo un máximo de 27 vatios a plena carga y entre 4 y 5 vatios en reposo. Las mejoras en la eficiencia de procesamiento derivadas de su modernización le permitieron rivalizar con el Mobile Pentium 4, que tenía una frecuencia de reloj  superior en más de 1 GHz (el Mobile Pentium 4 con la frecuencia de reloj más alta en comparación con el Pentium M con la frecuencia de reloj más alta) y contaba con mucha más memoria y ancho de banda del bus. ^{[ 5 ]}

Los primeros procesadores de la familia Pentium M ("Banias") admiten internamente PAE, pero no muestran la bandera de compatibilidad con PAE en su información CPUID; esto provoca que algunos sistemas operativos (principalmente distribuciones de Linux) se nieguen a arrancar en dichos procesadores, ya que la compatibilidad con PAE es necesaria en sus núcleos. ^{[ 6 ]} Windows 8 y versiones posteriores también se niegan a arrancar en estos procesadores por la misma razón, ya que requieren específicamente la compatibilidad con PAE para funcionar correctamente. ^{[ 7 ]}

La CPU Yonah se lanzó en enero de 2006 bajo la marca Core . Se vendieron versiones móviles de uno y dos núcleos bajo las marcas Core Solo, Core Duo y Pentium Dual-Core , y se lanzó una versión para servidores como Xeon LV . Estos procesadores proporcionaron soluciones parciales a algunas de las deficiencias del Pentium M al agregar:

• Soporte SSE3
• Tecnología de uno o dos núcleos con 2 MB de caché L2 compartida (reestructuración de la organización del procesador).
• Mayor velocidad del FSB, que ahora funciona a 533  MT/s o 667  MT/s.
• Una cadena de instrucciones de 12 etapas.

Esto dio como resultado la microarquitectura provisional para las CPU de bajo voltaje, a medio camino entre la microarquitectura P6 y la posterior microarquitectura Core.

El 27 de julio de 2006, se lanzó la microarquitectura Core , derivada de P6, en forma del procesador Core 2. Posteriormente, se lanzaron más procesadores con la microarquitectura Core bajo las marcas Core 2, Xeon , Pentium y Celeron . La microarquitectura Core es la última línea de procesadores de uso general de Intel en utilizar FSB , ya que todos los procesadores Intel posteriores basados ​​en Nehalem y las microarquitecturas Intel posteriores incorporan un controlador de memoria integrado y un bus QPI o DMI para la comunicación con el resto del sistema. Las mejoras con respecto a los procesadores Intel Core fueron:

• Una arquitectura de procesamiento de instrucciones de 14 etapas que permite velocidades de reloj más altas.
• Compatibilidad con SSE4.1 para todos los modelos Core 2 fabricados con  litografía de 45 nm.
• Compatibilidad con la arquitectura x86-64 de 64 bits , que anteriormente solo ofrecían los procesadores Prescott, siendo el Pentium 4 la última arquitectura compatible.
• Mayor velocidad del FSB, que oscila entre 533  MT/s y 1600  MT/s.
• Se ha aumentado el tamaño de la caché L2, que oscila entre 1 MB y 12 MB (los procesadores Core 2 Duo utilizan una caché L2 compartida, mientras que en los procesadores Core 2 Quad la mitad de la caché total es compartida por cada par de núcleos).
• Limitación dinámica del bus frontal (FSB) (en algunos modelos móviles), donde la velocidad del FSB se reduce a la mitad, lo que a su vez reduce a la mitad la velocidad del procesador. De esta forma, el procesador entra en un modo de bajo consumo de energía llamado Modo de Frecuencia Súper Baja, que ayuda a prolongar la duración de la batería.
• Tecnología de aceleración dinámica para algunos procesadores móviles Core 2 Duo y tecnología de aceleración dinámica dual para procesadores móviles Core 2 Quad. La tecnología de aceleración dinámica permite que la CPU aumente la frecuencia de un núcleo del procesador mientras desactiva otro. En la tecnología de aceleración dinámica dual, dos núcleos se desactivan y dos se aceleran. Esta función se activa cuando una aplicación utiliza solo un núcleo para Core 2 Duo o hasta dos núcleos para Core 2 Quad. El aumento de frecuencia se realiza incrementando el multiplicador de reloj en 1.

Si bien todos estos chips son técnicamente derivados del Pentium Pro, la arquitectura ha sufrido varios cambios radicales desde su creación. ^{[ 8 ]}

• Lista de microarquitecturas de CPU de Intel