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Articulo de referencia

Intel i960

{{cite news |title=A New Family of Intel Chips |url=https://www.nytimes.com/1988/04/06/business/company-news-a-new-family-of-intel-chips.html |access-date=4 December 2023 |newsp...

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El Intel i960 (o 80960 ) es un microprocesador con arquitectura RISC que se popularizó a principios de la década de 1990 como microcontrolador integrado . Se convirtió en una de las CPU más vendidas en ese segmento, junto con su competidor, el AMD 29000. [ 3 ] A pesar de su éxito, Intel dejó de comercializar el i960 a finales de la década de 1990, como resultado de un acuerdo con DEC por el cual Intel obtuvo los derechos para producir la CPU StrongARM . El procesador aún se utiliza en algunas aplicaciones militares.

Origen

Intel N80960SA ( Paquete PLCC )
Intel GC80960RD66 (encapsulado BGA)
Intel GC80960RN, sSpec: SL3YW, encapsulado BGA
Intel FC80960HD66 (Paquete PQFP)

El diseño del i960 surgió como respuesta al fracaso del diseño iAPX 432 de Intel a principios de la década de 1980. El iAPX 432 estaba diseñado para admitir directamente lenguajes de alto nivel que admitían memoria etiquetada , protegida y con recolección de basura , como Ada y Lisp , en hardware. Debido a la complejidad de su conjunto de instrucciones, su implementación en múltiples chips y sus fallos de diseño, el iAPX 432 era muy lento en comparación con otros procesadores de su época.

En 1984, Intel y Siemens iniciaron un proyecto conjunto, que finalmente se denominó BiiN , para crear un sistema informático de alta gama, tolerante a fallos y orientado a objetos, programado íntegramente en Ada. Muchos de los miembros originales del equipo i432 se unieron a este proyecto, aunque se incorporó un nuevo arquitecto jefe, Glenford Myers , procedente de IBM . El mercado objetivo de los sistemas BiiN eran los usuarios de sistemas informáticos de alta fiabilidad, como bancos, sistemas industriales y centrales nucleares.

La principal contribución de Intel al sistema BiiN fue un nuevo diseño de procesador, influenciado por los conceptos de memoria protegida del i432. El nuevo diseño incorporaría diversas características para mejorar el rendimiento y evitar los problemas que habían provocado el fracaso del i432. Los primeros procesadores 960 entraron en la fase final de diseño, conocida como " taping-out" , en octubre de 1985 y se enviaron a fabricación ese mismo mes. Los primeros chips funcionales llegaron a finales de 1985 y principios de 1986.

El proyecto BiiN finalmente fracasó debido a las fuerzas del mercado, y el i960 quedó sin uso. Myers intentó rescatar el diseño extrayendo varios subconjuntos de la arquitectura completa creada para el sistema BiiN. Trató de convencer a la dirección de Intel para que comercializara el i960 (entonces todavía conocido como "P7") como un procesador de propósito general, tanto en sustitución del Intel 80286 y el i386 (que se fabricaron el mismo mes que el primer i960), como en el incipiente mercado RISC para sistemas Unix , incluyendo una propuesta a Steve Jobs para su uso en el sistema NeXT . Myers no logró convencer a la dirección de Intel para que apoyara el i960 como procesador de propósito general o Unix, pero el chip encontró un mercado receptivo en los primeros sistemas embebidos de 32 bits de alto rendimiento.

El arquitecto principal del i960 fue el especialista en superescalaridad Fred Pollack, quien también fue el ingeniero principal del Intel iAPX 432 y el arquitecto principal del chip i686, el Pentium Pro . [ 4 ]

Arquitectura

La familia i960 cuenta con cuatro arquitecturas distintas, diseñadas para la compatibilidad binaria ascendente: [ 5 ]

  • La arquitectura central es un núcleo tipo RISC.
  • La arquitectura numérica añade coma flotante.
  • La arquitectura protegida añade gestión de memoria paginada, protección de supervisor/usuario, instrucciones de cadena, planificación de procesos, comunicación entre procesos para el sistema operativo y multiprocesamiento simétrico.
  • La arquitectura extendida añade protección de objetos y comunicación entre procesos para las aplicaciones.

En su lanzamiento inicial, el 80960KA era compatible con la arquitectura Core, el 80960KB con la arquitectura Numerics, el 80960MC con la arquitectura Protected y el 80960XA con la arquitectura Extended.

Para evitar los problemas de rendimiento que aquejaban al i432, la arquitectura central del conjunto de instrucciones del i960 era un diseño RISC. En la arquitectura Extended, el subsistema de memoria tenía un ancho de 33 bits, para acomodar una palabra de 32 bits y un bit de "etiqueta" para implementar la protección de memoria en hardware. En muchos aspectos, el i960 seguía el diseño RISC original de Berkeley , especialmente en su uso de ventanas de registro , un número específico de cachés para los registros por subrutina que permitía llamadas rápidas a subrutinas. El diseño competidor de la Universidad de Stanford , MIPS , no utilizaba este sistema, sino que dependía del compilador para generar código óptimo de llamada y retorno de subrutinas. Al igual que la mayoría de los diseños de 32 bits, el i960 tiene un espacio de memoria plano de 32 bits, sin segmentación de memoria , excepto en la arquitectura Extended, que podía admitir hasta 2²⁶ "objetos", cada uno de hasta 2³² bytes de tamaño. [ 6 ] La arquitectura i960 también preveía una implementación superescalar , con instrucciones que se enviaban simultáneamente a más de una unidad dentro del procesador.

Variantes del i960

80960MC

El i960MC incluía todas las características del sistema BiiN original; sin embargo, estas no se mencionaban en las especificaciones, lo que llevó a algunos a preguntarse por qué el i960MC era tan grande y tenía tantos pines (53 de 132 [ 7 ]) etiquetados como "sin conexión". Las versiones posteriores del i960, como la serie 80960Jx, tienen una cantidad más típica de pines "sin conexión" y utilizan más pines de alimentación y tierra, además de pines de E/S adicionales. [ 8 ] Sin embargo, estos pines "sin conexión" en realidad no están conectados internamente y no tienen relación con el conjunto de características de BiiN; el chip de silicio interno no tiene almohadillas de conexión para ellos. [ 9 ]

El 80960MC contiene una unidad de gestión de memoria integrada y admite sistemas tolerantes a fallos junto con la unidad de extensión de bus M82965 de Intel. Ambos chips cumplen con el estándar MIL-STD-883C . Ambos chips estuvieron disponibles en el primer trimestre de 1989 a un precio de 2400 y 1700 dólares estadounidenses, respectivamente. También se pusieron a la venta muestras para temperaturas extremas en agosto de 1988. [ 10 ]

Contiene 32 registros de 32 bits, una caché de instrucciones de 512 bytes, una caché de marcos de pila , un bus de ráfaga multiplexado de 32 bits de alta velocidad y un controlador de interrupciones. [ 11 ] También tiene 256 vectores de interrupción y 32 niveles de prioridad de interrupción. [ 10 ]

80960XA

El 80960XA es un miembro militar de la familia i960, que implementa la arquitectura extendida, un superconjunto del 80960MC militar. Admite programación orientada a objetos con un bit de etiqueta 33 en hardware, una capacidad . Admite el estándar ISA de 32 bits del Grupo de Trabajo Conjunto de Aviónica Industrial (JIAWG). [ 5 ]

80960KA, 80960KB

Una versión del núcleo RISC sin gestión de memoria ni unidad de punto flotante (FPU) se denominó i960KA, y la versión con FPU se denominó i960KB. Sin embargo, internamente eran idénticas; solo variaba su nomenclatura. Esto implicaba que las CPU eran mucho más grandes de lo necesario para las funcionalidades que soportaban, y, en consecuencia, su fabricación resultaba más costosa.

Estos procesadores contienen más de 350 000 transistores. Pueden alcanzar aproximadamente 7,5 VAX MIPS . La versión 80960KB es compatible con el estándar IEEE 754 y puede alcanzar hasta 4 MWIPS . Ambos procesadores están disponibles a 16 y 20 MHz, utilizando tecnología CHMOS-III . Ambos se presentan en encapsulados 132-PGA . La versión 80960KA tiene un precio de 230 USD y la versión 80960KB de 390 USD, en cantidades de 100 unidades. [ 11 ]  

El i960KA se convirtió en un procesador de 32 bits de bajo costo y gran éxito para el mercado de impresoras láser, así como para los primeros terminales gráficos y otras aplicaciones integradas. Su éxito permitió el desarrollo de generaciones futuras, que carecían del complejo subsistema de memoria.

80960CA, 80960CF

ElEl i960CA se anunció en julio de 1989. Presentaba un núcleo RISC superescalar de nuevo diseño y añadía una caché en chip direccionable inusual, pero carecía de FPU y MMU, ya que estaba destinado a aplicaciones embebidas de alto rendimiento. El i960CA es ampliamente considerado [ 12 ] como la primera implementación RISC superescalar de un solo chip. La serie C incluía solo una ALU, pero podía enviar y ejecutar una instrucción aritmética, una referencia de memoria y una instrucción de salto al mismo tiempo, y mantener dos instrucciones por ciclo en ciertas circunstancias. Las primeras versiones lanzadas funcionaban a 33 MHz, e Intel promocionó el chip como capaz de 66 MIPS. La microarquitectura del i960CA se diseñó entre 1987 y 1988 y se anunció formalmente el 12 de septiembre de 1989.

Posteriormente, en mayo de 1992, llegó el i960CF, que incluía una caché de instrucciones más grande (4 KB en lugar de 1 KB) y añadía 1 KB de caché de datos, pero seguía sin tener una FPU ni una MMU.

80960MX

El 80960MX es una implementación superescalar de la arquitectura extendida, que ejecuta hasta tres instrucciones por ciclo de reloj para un rendimiento sostenido de 25 VAX MIPS. [ 13 ] Implementó el estándar ISA de 32 bits del Joint Industrial Avionics Working Group (JIAWG). Originalmente se empaquetó en una matriz de pines cerámicos de 348 pines y posteriormente se suministró como un chip desnudo. El i960 MX admite programación orientada a objetos. Un 33.er bit de etiqueta distinguía entre una palabra de datos de 32 bits y un puntero de 32 bits a memoria. Esto impedía la falsificación de punteros a áreas protegidas de memoria.

80960Jx

El 80960Jx es un procesador para aplicaciones embebidas. Cuenta con un bus de direcciones/datos multiplexado de 32 bits, caché de instrucciones y datos, 1 KB de RAM integrada, controlador de interrupciones y dos temporizadores independientes de 32 bits. Entre las funciones de prueba del 80960Jx se incluyen el modo ONCE (emulación en circuito) y el escaneo de límites ( JTAG ).

80960HA, 80960HD, 80960HT

Los procesadores 80960Hx ofrecían un rendimiento superior al de las variantes Cx gracias a la multiplicación de reloj, una caché de instrucciones de 16 KB y una caché de datos de 4 KB, además de una GMU (Unidad de Memoria Protegida). La variante HD contaba con una multiplicación de reloj interna de 2x, mientras que la versión HT la tenía de 3x, lo que permitía un mayor rendimiento sin necesidad de modificar la velocidad del bus externo.

80960VH

Presentado en octubre de 1998, el procesador i960VH Embedded-PCI contaba con un bus PCI de 32 bits y 33  MHz , y un núcleo de procesador i960JT de 100 MHz. Este núcleo también incluía 16 KB de caché de instrucciones, 4 KB de caché de datos y 1 KB de RAM integrada. Otras características del núcleo incluían dos temporizadores de 32 bits, un controlador de interrupciones programable, una interfaz I²C y un controlador DMA de dos canales.    

80960Rx

Los procesadores 80960Rx se denominaban procesadores de E/S e incluían una implementación del bus PCI (2.1 o 2.2, según la variante), así como un núcleo 80960Jx. Estos podían utilizarse en placas base para implementar dispositivos PCI integrados, así como en tarjetas de expansión PCI. Las variantes RM/RN/RS utilizaban un núcleo JT con una multiplicación de bus a núcleo de 3x para alcanzar  velocidades de reloj internas de 100 MHz, mientras que la variante RD utilizaba un núcleo JF con una multiplicación de 2x para alcanzar 66  MHz. La variante RP tenía un núcleo JF que funcionaba a una  velocidad de bus de 33 MHz.

Especificaciones de la variante

Fin del desarrollo

Intel intentó impulsar el i960 en el mercado de controladores de dispositivos de E/S con el estándar I2O , pero tuvo poco éxito y el desarrollo finalmente se abandonó. A mediados de la década de 1990, su relación precio/rendimiento se había quedado rezagada con respecto a los chips de la competencia de diseño más reciente, e Intel nunca produjo una versión de bajo consumo que pudiera utilizarse en sistemas alimentados por batería.

En 1990, el equipo del i960 fue reasignado para ser el "segundo equipo" que trabajaba en paralelo en futuras implementaciones del i386 , específicamente en el procesador P6, que más tarde se convertiría en el Pentium Pro . El proyecto i960 fue asignado a otro equipo de desarrollo más pequeño, lo que prácticamente garantizó el fin de su ciclo de desarrollo.

Estado actual

El controlador RAID SCSI Mylex para bus PCI utiliza un i960.

Algunos procesadores de E/S i960, como el 80303, incluyen un motor XOR de hardware integrado para algoritmos RAID . [ 14 ] Se utilizan como controladores para tarjetas adaptadoras de host de matriz de discos SCSI de gama alta con capacidad RAID , así como para controladores RAID independientes de gama alta SCSI y DSSI de Digital Equipment/Compaq/HP , y eventualmente de la serie Fibre Channel HSx. [ 15 ] [ 16 ]

El chip i960RS también alimenta el controlador AAR-2400A de Adaptec , que utiliza cuatro unidades ATA paralelas estándar para construir un sistema de almacenamiento tolerante a fallos y protegido con RAID-5 asequible para pequeños servidores y estaciones de trabajo de PC.

El i960 también se utilizó en algunos conmutadores Brocade Fibre Channel para ejecutar Fabric OS .

La arquitectura i960 también se utiliza en máquinas tragamonedas . Actualmente, se encuentra en la familia Stepper S2000 y la familia de video i960 de IGT . Además, se utilizó como CPU principal de la famosa serie Model 2 de placas arcade de Sega .

Se dice que el radar multimodo (MMR) del avión de combate ligero HAL Tejas de la Fuerza Aérea India utiliza el i960. El HAL Tejas entró en servicio en 2015.

Se dice que la Organización India de Investigación Espacial (ISRO) utiliza el chip en los ordenadores de a bordo de sus vehículos de lanzamiento.

El procesador i960 también se utiliza en las tarjetas de interfaz del sistema de ayuda automática al trazado de radar (ARPA) en los radares de Kelvin Hughes .

El chip se utilizó en algunos terminales HP X.

Algunos controladores SATA RAID utilizan el procesador de E/S inteligente (IOP) 80303 de Intel, que integra un puente PCI a PCI, un controlador de memoria y un núcleo de CPU 80960JT-100.

El chip se utilizó en el módem de banda ancha ADSL Alcatel-Lucent 1000. [ 17 ]

Referencias

  1. ↑ "Una nueva familia de chips Intel" . New York Times . 6 de abril de 1988. Consultado el 4 de diciembre de 2023 .
  2. ↑ Smith, Tony (18 de mayo de 2006). "Intel saca provecho de chips antiguos" . The Register . Consultado el 24 de enero de 2020 .
  3. ↑ Turley, Jim (11 de enero de 2002). "Procesadores integrados, primera parte" . PCMag.com . Archivado del original el 19 de julio de 2018. Consultado el 8 de septiembre de 2018 .
  4. ↑ Dvorak, John C. (2008). "Whatever Happened to The iAPX432 — Intel's Dream Chip" . Dvorak.org . Consultado el 8 de septiembre de 2018 .
  5. 1 2 "Microprocesador integrado de 32 bits 80960XA con 33.er bit de etiqueta para admitir programación orientada a objetos y seguridad de datos" (PDF) . Intel.
  6. ↑ Manual de referencia de arquitectura de CPU BiiN (PDF) . BiiN. Julio de 1998.
  7. ↑ "80960MC MICROPROCESADOR INTEGRADO DE 32 BITS CON UNIDAD DE PUNTO FLOTANTE Y UNIDAD DE GESTIÓN DE MEMORIA INTEGRADAS" ( PDF) . Intel . 1990. págs. 24–29 . Consultado el 5 de abril de 2023 . 
  8. ↑ "80960JA/JF/JD/JT 3.3 V MICROPROCESADOR INTEGRADO DE 32 BITS" (PDF) . Intel . Marzo de 1998. págs. 22–25 . Consultado el 5 de abril de 2023 . 
  9. ↑ Shirriff, Ken (1 de julio de 2023). "La compleja historia del procesador RISC Intel i960" . Recuperado el 1 de julio de 2023. Los chips i960 originales (KA/KB/MC/XA) tienen una gran cantidad de pines que no están conectados (marcados como NC en la hoja de datos) [...] al revisar las hojas de datos se observa que los cuatro chips tienen la misma distribución de pines; solo en las versiones más avanzadas no hay pines conectados. En segundo lugar, al observar el chip empaquetado (abajo) se explica por qué tantos pines no están conectados: gran parte del chip no tiene almohadillas de conexión, por lo que no hay nada a lo que conectar los pines.
  10. 1 2 Lewnes, Ann, "Los 80960 y 80376 de Intel destacan entre la multitud de 32 bits", Intel Corporation, Microcomputer Solutions, julio/agosto de 1988, página 2
  11. 1 2 Ormsby, Jon, Editor, "Nuevo producto destacado: Componentes: Intel entra en el mundo del control integrado de 32 bits", Intel Corporation, Microcomputer Solutions, mayo/junio de 1988, página 9
  12. ↑ Shen, John Paul; Lipasti, Mikko H. (2003). Diseño de procesadores modernos: Fundamentos de los procesadores superescalares ( Edición beta). McGraw Hill. pág. 328. ISBN   0-07-282968-0.
  13. ↑ "Procesador i960 MX". Manual de productos militares y especiales . Intel. 1993. págs. 11-40 a 11-89. 
  14. ↑ "Hoja de datos del procesador de E/S Intel 80960RM" (PDF) ..
  15. ↑ "Notas del seminario sobre la plataforma Storageworks" . Archivado del original el 25 de abril de 2012.
  16. ↑ "Intel amplía su familia de bloques de construcción de E/S para incluir el kit de diseño RAID integrado de Intel, software y controlador" (Comunicado de prensa). SANTA CLARA, California: Intel . 19 de enero de 2000. Archivado del original el 29 de agosto de 2020. Consultado el 29 de agosto de 2020 .
  17. ↑ "Imagen de la placa de circuito de un módem ADSL Alcatel 1000" . security.sdsc.edu . Consultado el 24 de septiembre de 2018 .
  • Página principal del i960 en Intel. Archivada el 16 de julio de 2012 en la Wayback Machine .
  • Imágenes y descripciones del i960 en cpu-collection.de
  • Guía de identificación del Intel i960
  • Manual de referencia de la arquitectura de la CPU BiiN (describe el conjunto de instrucciones extendido) , escrito por Randal L. Schwartz.
  • Manuales del i960 en Bitsavers