Número bajo de pines

Las señales de control LPC son activas en bajo , como lo indica el símbolo "#" en sus nombres. Las señales se dividen en tres categorías:

• Unidireccionales. Se alimentan desde una única fuente en todo momento.
• Colector abierto . Se trata de señales de baja velocidad que el host eleva (al estado inactivo) cuando no están en uso, y que cualquier dispositivo puede bajar.
• Bidireccional. Estas señales de alta velocidad se mantienen en estado alto durante un ciclo cada vez que un dispositivo termina de usarlas, tras lo cual unas resistencias pull-up débiles las mantienen en estado alto hasta que otro dispositivo comienza a usarlas.

La especificación LPC define siete señales obligatorias necesarias para la transferencia bidireccional de datos:

• LCLK (unidireccional, desde el host):  reloj de 33,3 MHz. Puede conectarse al reloj PCI convencional (PCICLK), sin necesidad de un pin dedicado en el host (puente sur). Al igual que en PCI, otras señales se activan tras el flanco descendente de LCLK y se reciben tras el flanco ascendente.
• LRESET# (colector abierto): Reinicio de bus activo bajo. Puede estar conectado a PCIRST#.
• LFRAME# (unidireccional, desde el host): Esta señal activa en bajo indica el inicio de una transacción en el bus LPC. Solo el host puede iniciar transacciones en el bus.
• LAD[3:0] (bidireccional): Estas cuatro señales bidireccionales transportan información de dirección, datos y otra información multiplexada.

Se definen seis señales adicionales, que son opcionales para los dispositivos LPC que no requieren su funcionalidad, pero la compatibilidad con las dos primeras es obligatoria para el host:

• LDRQ# (unidireccional, desde el dispositivo): Solicitud de DMA/controlador de bus. Esta es una señal de salida de un dispositivo que desea realizar acceso directo a memoria, ya sea mediante el controlador DMA compatible con Intel 8237 o el protocolo de controlador de bus específico de LPC. El host debe proporcionar un pin de entrada correspondiente por cada dispositivo que lo necesite (mínimo dos).
• SERIRQ (bidireccional): Señal de interrupción serializada compatible con Intel 8259. ^{[ 6 ]} Una línea es compartida por todos los dispositivos LPC y el host. Al igual que las líneas LAD, esta tiene una resistencia de polarización débil que la mantendrá en alto si ningún dispositivo la está controlando.
• CLKRUN# (colector abierto): Señal utilizada para reiniciar el reloj en sistemas que pueden detenerlo para la administración de energía. No es necesaria si el host no detiene el reloj. Puede estar conectada a la señal PCI equivalente.
• LPME# (colector abierto): Evento de administración de energía para reactivar el sistema desde un estado de suspensión. Equivalente a la señal PME# del bus PCI.
• LSMI# (recolector abierto): Solicitud de interrupción de gestión del sistema . Esto solo es necesario si un dispositivo LPC necesita activar una SMI# en respuesta a un acceso al bus (por ejemplo, para realizar la emulación por software de un periférico de hardware faltante). De lo contrario, se puede utilizar el protocolo SERIRQ, más lento, para solicitar una SMI.
• LPCPD# (unidireccional, desde el host): Salida opcional del host para advertir al dispositivo LPC que se va a cortar la alimentación y que no debe realizar ninguna interrupción ni solicitud DMA.

El bus LPC deriva sus convenciones eléctricas de las del PCI convencional . En particular, comparte la restricción de que se requieren dos ciclos de inactividad para "invertir" cualquier señal del bus y permitir que otro dispositivo "transmita". En el primero, el bus se activa activamente a nivel alto. En el segundo, el bus se desactiva y se mantiene a nivel alto mediante las resistencias pull-up. Un nuevo dispositivo puede comenzar a enviar datos a través del bus en el tercer ciclo. Las operaciones LPC dedican una gran parte de su tiempo a realizar estas inversiones.

Como se mencionó, el bus LPC está diseñado para tener un rendimiento similar al del bus ISA. Las tasas exactas de transferencia de datos dependen del tipo de acceso al bus (E/S, memoria, DMA , firmware ) realizado y de la velocidad del host y del dispositivo LPC. Todos los ciclos del bus dedican la mayor parte de su tiempo a la sobrecarga en lugar de a la transferencia de datos, excepto los ciclos de lectura de firmware de 16 y 128 bytes, que tienen 17 ciclos de sobrecarga pero 32 y 256 ciclos (respectivamente) de transferencia de datos, logrando rendimientos de10.88 y15,63 MB/s  . ^{[ 7 ]} El siguiente ciclo de bus más rápido definido en el estándar, el ciclo de escritura DMA de estilo ISA de 32 bits, emplea solo 8 de los 20 ciclos de reloj totales en la transferencia de datos (los otros 12 ciclos son de sobrecarga), alcanzando hasta 6,67  MB/s. ^{[ 7 ]}

Uno de los ciclos de bus más lentos es una simple lectura o escritura de memoria, donde solo 2 de los 17 ciclos de reloj (más cualquier estado de espera impuesto por el dispositivo) transfieren datos, para una velocidad de transferencia de 1,96  MB/s.

Las transacciones LPC comienzan con una transición de LFRAME# de bajo a alto. Mientras LFRAME# está en bajo, el host coloca un código de inicio de 4 bits en las líneas LAD. El código enviado en el último ciclo antes de que LFRAME# pase a alto define la siguiente transacción de bus.

Normalmente, el host mantiene LFRAME# en nivel bajo durante un solo ciclo de reloj, por motivos de eficiencia. Una excepción es la transacción de cancelación, que puede comenzar incluso en medio de otra operación. El host mantiene LFRAME# en nivel bajo durante un mínimo de cuatro ciclos de reloj, durante los cuales cualquier dispositivo debe dejar de controlar el bus LAD. En el cuarto ciclo, el host eleva LAD a nivel alto (1111). Tras la transición de LFRAME# de alto a bajo, el bus se reinicia a un estado inactivo.

En casi todos los demás casos, las transacciones LPC utilizan la siguiente estructura general:

• Código de inicio
• Tipo de transacción y dirección del host
• Datos del host (si se trata de una escritura)
• Tiempo de cambio de autobús (2 ciclos)
• Sincronización desde el dispositivo (1 o más ciclos)
• Datos del dispositivo (si se trata de una lectura)
• Tiempo de cambio de autobús (2 ciclos)

Las transferencias DMA difieren un poco. §  El DMA compatible con ISA puede tener múltiples fases de sincronización y datos. § El DMA maestro de bus tiene un cambio de sentido del bus inmediatamente después del código START y no tiene cambio de sentido final.

La fase SYNC permite al dispositivo insertar estados de espera en la transacción. Existen seis valores SYNC posibles, todos con paridad par ( peso de Hamming par ). Tres de ellos finalizan la fase SYNC, mientras que los otros tres hacen que el host espere otro nibble SYNC:

• 0000: Listo. El dispositivo está listo para proceder con la transacción. Para los ciclos DMA, esto también borra la señal de solicitud DMA (DREQ).
• 0011: (no utilizado)
• 0101: Breve espera. A continuación, otro ciclo de sincronización. Se permiten como máximo 8 ciclos de espera cortos.
• 0110: Espera prolongada. Similar a la espera corta, pero la espera puede ser prolongada (por ejemplo, operaciones de puerto paralelo mejorado ).
• 1001: Listo más. Un código exclusivo de DMA que indica "Listo" y el dispositivo solicita ciclos DMA adicionales (DREQ permanece activado).
• 1010: Error. El dispositivo está listo para continuar, pero se produjo un error grave (como un error de paridad) durante la transferencia. Esto equivale a las señales IOCHK# del bus ISA o SERR# del bus PCI. En el caso de una lectura, los datos se transmiten, pero es probable que estén dañados.
• 1100: (no utilizado)
• 1111: Dispositivo no presente. Si ningún dispositivo responde a la transacción, el host verá este código y podrá cancelarla. Para dar cabida a dispositivos lentos, se permiten hasta dos ciclos de este código antes de que se cancele la transacción.

Intel diseñó el bus LPC de manera que la imagen del BIOS del sistema pudiera almacenarse en un único chip de memoria flash conectado directamente al bus LPC. Intel también hizo posible colocar imágenes del sistema operativo y aplicaciones de software en un único chip de memoria flash conectado directamente al bus LPC, como alternativa a un puerto Parallel ATA . ^{[ 8 ]}

Un CPLD o FPGA puede implementar un host o periférico LPC. ^{[ 9 ]}

La consola de juegos Xbox original tiene un puerto de depuración LPC que se puede usar para forzar a la Xbox a arrancar código nuevo. ^{[ 10 ] [ 11 ]}

Los accesos a memoria y E/S solo se permiten como accesos de un solo byte y funcionan como se describe en §  Estructura de transacción :: dirección, datos del host si es escritura, cambio de sentido, SYNC, datos del dispositivo si es lectura.

Si el host intenta transferir datos a una dirección no utilizada, ningún dispositivo generará los ciclos SYNC y el host verá 1111 en el bus LAD. Tras observar tres ciclos de 1111 (se permiten dos ciclos, además de los dos ciclos de retorno, para que un dispositivo lento decodifique la dirección y comience a generar los patrones SYNC), el host abortará la operación.

El chip Platform Controller Hub (PCH) o el chip southbridge actúa como host y controla el bus LPC. También actúa como controlador DMA central para los dispositivos en ese bus si el controlador de memoria está en el chipset. En las CPU que contienen sus propios controladores de memoria, el controlador DMA se encuentra en la CPU. Para garantizar la compatibilidad con el software originalmente escrito para sistemas con el bus ISA, el controlador DMA contiene los circuitos equivalentes de los periféricos integrados "heredados" de la arquitectura IBM PC/AT , como los dos controladores de interrupción programables , el temporizador de intervalo programable y dos controladores DMA ISA , que participan en el " DMA de estilo ISA ".

El DMA compatible con ISA utiliza un controlador DMA compatible con Intel 8237 en el host, que realiza un seguimiento de la ubicación y la longitud del búfer de memoria, así como de la dirección de la transferencia. El dispositivo simplemente solicita el servicio a un número de canal DMA determinado, y el host realiza un acceso DMA en el bus LPC.

La solicitud se realiza mediante una línea de solicitud DMA (DRQ) virtual compatible con ISA, que se emula utilizando la señal LDRQ# del dispositivo para indicar las transiciones en la línea DRQ emulada. Esto se realiza con solicitudes de 6 bits en la señal LDRQ#: un bit de inicio 0, el número de canal DMA de 3 bits (el bit más significativo primero), un bit de nuevo nivel de solicitud (casi siempre 1, lo que indica que se solicita una transferencia DMA) y un bit de parada final 1. El host responde realizando un ciclo DMA en la siguiente oportunidad disponible. Los ciclos DMA se nombran según la dirección de acceso a la memoria , por lo que una "lectura" es una transferencia al dispositivo LPC y una "escritura" es una transferencia desde el dispositivo LPC.

La "dirección" consta de 6 bits que se envían como dos nibbles: un número de canal de 3 bits y una indicación de conteo de terminal de 1 bit (el pin TC del bus ISA o la salida EOP# del 8237), seguidos de un tamaño de transferencia de 2 bits.

Por defecto, los canales DMA del 0 al 3 realizan transferencias de 8 bits, y los canales del 5 al 7, transferencias de 16 bits; sin embargo, una extensión específica de LPC permite transferencias de 1, 2 o 4 bytes en cualquier canal. Cuando se realiza una transferencia de varios bytes, cada byte tiene su propio campo SYNC, como se describe a continuación.

Un patrón SYNC "listo" normal de 0000 (o un patrón de error de 1010) también provoca la desactivación de la señal de solicitud DMA emulada correspondiente; el host detendrá el DMA después del byte siguiente hasta que el dispositivo realice otra solicitud DMA mediante la señal LDRQ#. Un patrón SYNC de 1001 indica que el host debe considerar que la solicitud DMA del dispositivo sigue activa; el host continuará con los bytes restantes de esta transferencia o iniciará otra, según corresponda, sin una solicitud separada mediante LDRQ#.

Para una escritura DMA, donde se transfieren datos desde el dispositivo, el campo SYNC va seguido de los 8 bits de datos y otro campo SYNC, hasta que se alcanza la longitud especificada por el host para esta transferencia o el dispositivo la detiene. Un campo de retorno de dos ciclos completa la transacción. Para una lectura DMA, donde se transfieren datos al dispositivo, el campo SYNC va seguido de un retorno, y la secuencia datos-retorno-sincronización-retorno se repite para cada byte transferido.

Las interrupciones se transmiten a través de una única línea SERIRQ compartida utilizando el protocolo "interrupciones serializadas para PCI", desarrollado originalmente para el bus PCI. ^{[ 6 ]} El host envía periódicamente paquetes de interrupción, dentro de los cuales a cada solicitud de interrupción se le asigna una ranura de tiempo de 1 reloj, separada por ciclos de respuesta de 2 relojes. La sincronización inicial la realiza el host. Como ejemplo simplificado:

• El host mantiene la línea SERIRQ en nivel bajo durante cuatro a ocho ciclos de reloj, seguido de un ciclo de inversión de 2 ciclos de reloj: SERIRQ se mantiene en nivel alto durante 1 ciclo de reloj y luego permanece en nivel alto durante el segundo ciclo de inversión.
• Si un dispositivo necesita solicitar IRQ#6, espera 6×3=18 ciclos de reloj, luego pone SERIRQ en bajo durante un ciclo y en alto durante otro.

Los dispositivos pueden reconocer el inicio de la trama porque solo el host mantendrá la línea en nivel bajo durante más de un ciclo. El host identifica la interrupción contando el número de ciclos de reloj: si detecta que la línea SERIRQ se pone en nivel bajo en el decimoctavo ciclo, entonces se activa la IRQ 18/3=6.

El número de ranuras de interrupción es específico del sistema, siendo 17 un número típico: 16 interrupciones compatibles con ISA (IRQ0 – IRQ15), más NMI .

Tras la última interrupción, el host añade una señal de "parada" que consiste en dos o tres ciclos bajos seguidos de dos ciclos de retorno.

En el modo continuo, el host inicia periódicamente un nuevo paquete. También existe un modo silencioso en el que un dispositivo solicita un nuevo paquete activando SERIRQ a nivel bajo durante un ciclo de reloj. El host continúa activando la línea a nivel bajo durante los siete ciclos restantes. A partir de este punto, el protocolo es el mismo.

El modo de funcionamiento se controla mediante la duración de la señal de parada del host al final de cada paquete. Si consta de tres pulsos de señal baja, se activa el modo continuo y solo el host puede iniciar un nuevo paquete. Si la señal de parada consta de dos pulsos de señal baja, se activa el modo silencioso y cualquier dispositivo puede iniciar un paquete de interrupción.

Esto permite que el firmware (BIOS) se ubique fuera del espacio de direcciones de periféricos habitual. Estas transferencias son similares a las transferencias compatibles con ISA, excepto que:

• No existe el campo CTDIR; la dirección está codificada en el campo START (1101 para lectura, 1110 para escritura).
• Los primeros cuatro bits de dirección se definen como un campo de selección de dispositivo (IDSEL) para permitir la selección de un concentrador de firmware entre varios. Por ejemplo, se puede usar un segundo concentrador de firmware para almacenar una BIOS de respaldo en caso de que la BIOS principal se corrompa por malware o una actualización de firmware defectuosa.
• Los 28 bits de dirección restantes definen la dirección dentro del dispositivo, comenzando por el nibble más significativo.
• La dirección va seguida de un campo de tamaño. Los tamaños de lectura/escritura admitidos son 1, 2 y 4 bytes. Para lectura únicamente se admiten tamaños de 16 y 128 bytes.
• Los datos se transfieren en una ráfaga continua, sin estados de espera. Solo hay un campo SYNC para toda la transferencia.

Hasta dos dispositivos en un bus LPC pueden solicitar una transferencia de maestro de bus mediante la señal LDRQ# para solicitar el uso del canal DMA reservado 4. En este caso, el host iniciará una transferencia con un campo START especial de 0010 para el maestro de bus 0 o 0011 para el maestro de bus 1, seguido inmediatamente de dos ciclos de retorno para entregar el bus al dispositivo que solicita el ciclo DMA de maestro de bus. Tras los ciclos de retorno, la transferencia procede de forma muy similar a una transferencia compatible con ISA iniciada por el host, con los roles invertidos:

• El dispositivo envía un campo CTDIR de un ciclo (solo se permiten tipos de transferencia de E/S y de memoria).
• El dispositivo envía una dirección (de 16 o 32 bits, según el tipo). Se transmite comenzando por el nibble más significativo.
• El dispositivo envía un campo de tamaño de transferencia de un ciclo, que codifica 8, 16 o 32 bits.
• En el caso de una escritura, los datos se transfieren a continuación. A diferencia de los ciclos DMA compatibles con ISA, los datos se transfieren en una sola ráfaga, sin estados de espera adicionales.
• A continuación, se producen dos ciclos de cambio de sentido mientras el autobús LAD se devuelve al anfitrión.
• Se inserta un campo SYNC de longitud variable, bajo el control del host.
• En el caso de una lectura, a continuación se muestran los datos proporcionados por el host.

Esto difiere del bus mastering ISA de 16 bits porque el bus mastering LPC requiere una dirección de memoria de 32 bits al realizar una transferencia de memoria, no utiliza un canal DMA de estilo ISA y puede admitir transferencias de 8, 16 o 32 bits; mientras que el bus mastering ISA de 16 bits requiere una dirección de memoria de 24 bits al realizar una transferencia de memoria, requiere el uso de un canal DMA de estilo ISA y no puede realizar transferencias de 32 bits. ^{[ 12 ]}

Las especificaciones del Módulo de Plataforma Segura 2.0 definen ciclos especiales de lectura y escritura de TPM que se basan en los ciclos de lectura y escritura de E/S. ^{[ 13 ]} Estos ciclos utilizan un campo START con el valor 0101, anteriormente reservado, seguido de un nibble CTDIR y una dirección de E/S de 16 bits, al igual que una escritura compatible con ISA. ^{[ 13 ]} Estos ciclos se utilizan al usar la función de localidad de un TPM. ^{[ 13 ]}