LPDDR

La memoria DDR de bajo consumo original (a veces denominada retroactivamente LPDDR1 ), lanzada en 2006, es una forma ligeramente modificada de la memoria DDR SDRAM , con varios cambios para reducir el consumo total de energía.

Lo más significativo es que la tensión de alimentación se reduce de 2,5 a 1,8  V. Otros ahorros provienen de la actualización compensada por temperatura (la DRAM requiere actualización con menos frecuencia a bajas temperaturas), la autorrefresco parcial de la matriz y un modo de "apagado profundo" que sacrifica todo el contenido de la memoria. Además, los chips son más pequeños y ocupan menos espacio en la placa que sus equivalentes no móviles. Samsung y Micron son dos de los principales proveedores de esta tecnología, que se utiliza en tabletas y teléfonos como el iPhone 3GS , el iPad original , la Samsung Galaxy Tab 7.0 y el Motorola Droid X. ^{[ 3 ]}

En 2009, el grupo de estándares JEDEC publicó JESD209-2, que definió una interfaz DDR de bajo consumo significativamente revisada. ^{[ 4 ] [ 5 ]} No es compatible con SDRAM DDR1 ni DDR2 , pero puede admitir cualquiera de las siguientes:

• LPDDR2-S2: memoria de precarga 2n (como DDR1) ,
• LPDDR2-S4: memoria de precarga 4n ( como DDR2), o
• LPDDR2-N: Memoria no volátil ( memoria flash NAND ).

Los estados de bajo consumo son similares a los de LPDDR básico, con algunas opciones adicionales de actualización parcial de la matriz.

Se especifican parámetros de temporización para LPDDR-200 a LPDDR-1066 (frecuencias de reloj de 100 a 533  MHz).

Funcionando a 1,2  V, la LPDDR2 multiplexa las líneas de control y dirección en un bus CA de 10 bits con doble velocidad de datos . Los comandos son similares a los de la SDRAM normal , excepto por la reasignación de los códigos de operación de precarga y terminación de ráfaga:

El bit C0 de la dirección de columna nunca se transfiere y se asume que es cero. Por lo tanto, las transferencias en ráfaga siempre comienzan en direcciones pares.

LPDDR2 también tiene una señal de selección de chip activa en bajo (cuando está en alto, todo es una NOP) y una señal de habilitación de reloj CKE, que funcionan como SDRAM. También como SDRAM, el comando enviado en el ciclo en el que CKE se desactiva por primera vez selecciona el estado de apagado:

• Si el chip está activo, se congela en su sitio.
• Si el comando es NOP ( CS bajo o CA0–2 = HHH), el chip entra en modo inactivo.
• Si el comando es un comando de actualización (CA0–2 = LLH), el chip entra en el estado de autorrefresco.
• Si el comando es una terminación en ráfaga (CA0–2 = HHL), el chip entra en el estado de apagado profundo. (Se requiere una secuencia de reinicio completa al salir).

Los registros de modo se han ampliado considerablemente en comparación con la SDRAM convencional, con un espacio de direcciones de 8 bits y la capacidad de leerlos. Si bien son más pequeños que una EEPROM de detección de presencia en serie , incluyen suficiente información como para eliminar la necesidad de una.

Los dispositivos S2 de menos de 4 Gbit y los dispositivos S4 de menos de 1 Gbit solo tienen cuatro bancos. Ignoran la señal BA2 y no admiten la actualización por banco.  

Los dispositivos de memoria no volátil no utilizan los comandos de actualización y reasignan el comando de precarga para transferir los bits de dirección A20 y superiores. Los bits de orden inferior (A19 y siguientes) se transfieren mediante un comando de activación posterior. Esto transfiere la fila seleccionada de la matriz de memoria a uno de los 4 u 8 búferes de datos de fila (seleccionados por los bits BA), donde pueden leerse mediante un comando de lectura. A diferencia de la DRAM, los bits de dirección de banco no forman parte de la dirección de memoria; cualquier dirección puede transferirse a cualquier búfer de datos de fila. Un búfer de datos de fila puede tener entre 32 y 4096 bytes de longitud, según el tipo de memoria. Las filas de más de 32 bytes ignoran algunos de los bits de dirección de orden inferior en el comando de activación. Las filas de menos de 4096 bytes ignoran algunos de los bits de dirección de orden superior en el comando de lectura.

La memoria no volátil no admite el comando de escritura en los búferes de datos de fila. En cambio, una serie de registros de control en una región de direcciones especial admiten los comandos de lectura y escritura, que se pueden usar para borrar y programar la matriz de memoria.

En mayo de 2012, JEDEC publicó el estándar JESD209-3 para dispositivos de memoria de bajo consumo. ^{[ 6 ] [ 7 ] [ 8 ]} En comparación con LPDDR2, LPDDR3 ofrece una mayor velocidad de datos, mayor ancho de banda y eficiencia energética, y mayor densidad de memoria. LPDDR3 alcanza una velocidad de datos de 1600  MT/s y utiliza tecnologías clave nuevas: nivelación de escritura y entrenamiento de comandos/direcciones, ^{[ 9 ]} terminación en el chip (ODT) opcional y baja capacitancia de E/S. LPDDR3 admite tanto encapsulados en paquete sobre paquete (PoP) como encapsulados discretos.

La codificación de comandos es idéntica a la de LPDDR2, utilizando un bus CA de doble velocidad de datos de 10 bits. ^{[ 7 ]} Sin embargo, el estándar solo especifica DRAM de precarga 8n y no incluye los comandos de memoria flash.

Los productos que utilizan LPDDR3 incluyen el MacBook Air de 2013, el iPhone 5S , el iPhone 6 , el Nexus 10 , el Samsung Galaxy S4 (GT-I9500) y las Microsoft Surface Pro 3 y 4. ^{[ 10 ]} La LPDDR3 se popularizó en 2013, funcionando a 800  MHz DDR (1600  MT/s), ofreciendo un ancho de banda comparable al de la memoria para portátiles PC3-12800 de 2011 (12,8  GB/s de ancho de banda). ^{[ 11 ]} Para lograr este ancho de banda, el controlador debe implementar memoria de doble canal. Por ejemplo, este es el caso del Exynos 5 Dual ^{[ 12 ]} y el 5 Octa. ^{[ 13 ]}

El 14 de marzo de 2012, JEDEC organizó una conferencia para explorar cómo los requisitos futuros de los dispositivos móviles impulsarán los estándares venideros como LPDDR4. ^{[ 16 ]} El 30 de diciembre de 2013, Samsung anunció que había desarrollado la primera LPDDR4  de 8 gigabits (1  GB) de clase de 20 nm capaz de transmitir datos a 3200  MT/s, lo que proporciona un rendimiento un 50 por ciento superior al de la LPDDR3 más rápida y consume alrededor de un 40 por ciento menos de energía a 1,1 voltios. ^{[ 17 ] [ 18 ]}

El 25 de agosto de 2014, JEDEC publicó el estándar JESD209-4 para dispositivos de memoria de bajo consumo LPDDR4. ^{[ 19 ] [ 20 ]}

Entre los cambios más importantes se incluyen:

• Duplicación de la velocidad de la interfaz y numerosos cambios eléctricos consecuentes, incluido el cambio del estándar de E/S a lógica de terminación de oscilación de bajo voltaje (LVSTL).
• Duplicación del tamaño de prefetch interno y del tamaño mínimo de transferencia.
• Cambio de un bus de comandos/direcciones DDR de 10 bits a un bus SDR de 6 bits.
• Cambiar de un bus de 32 bits de ancho a dos buses independientes de 16 bits de ancho.
• La autorrenovación se habilita mediante comandos específicos, en lugar de estar controlada por la línea CKE.

El estándar define paquetes SDRAM que contienen dos canales de acceso independientes de 16 bits, cada uno conectado a un máximo de dos chips por paquete. Cada canal tiene 16 bits de datos de ancho, cuenta con sus propios pines de control/dirección y permite el acceso a 8 bancos de DRAM. Por lo tanto, el paquete puede conectarse de tres maneras:

• Las líneas de datos y de control están conectadas en paralelo a un bus de datos de 16 bits, y solo las señales de selección de chip están conectadas de forma independiente por canal.
• A dos mitades de un bus de datos de 32 bits de ancho y las líneas de control en paralelo, incluida la selección de chip.
• A dos buses de datos independientes de 16 bits de ancho

Cada chip proporciona 4, 6, 8, 12 o 16 gigabits de memoria, la mitad para cada canal. Por lo tanto, cada banco tiene un tamaño equivalente a una dieciseisava parte del tamaño del dispositivo. Esta memoria se organiza en el número apropiado (de 16 KB a 64 KB) de filas de 16384 bits (2048 bytes). Se prevé la ampliación a 24 y 32 gigabits, pero aún no se ha decidido si esto se logrará aumentando el número de filas, su ancho o el número de bancos.    

También se definen paquetes de mayor tamaño que ofrecen el doble de ancho (cuatro canales) y hasta cuatro chips por par de canales (8 chips en total por paquete).

Los datos se acceden en ráfagas de 16 o 32 transferencias (256 o 512 bits, 32 o 64 bytes, 8 o 16 ciclos DDR). Las ráfagas deben comenzar en límites de 64 bits.

Dado que la frecuencia de reloj es mayor y la longitud mínima de ráfaga es mayor que en los estándares anteriores, las señales de control se pueden multiplexar con mayor precisión sin que el bus de comandos/direcciones se convierta en un cuello de botella. LPDDR4 multiplexa las líneas de control y dirección en un bus CA de velocidad de datos única de 6 bits. Los comandos requieren 2 ciclos de reloj, y las operaciones que codifican una dirección (por ejemplo, activar fila, leer o escribir columna) requieren dos comandos. Por ejemplo, para solicitar una lectura de un chip inactivo se requieren cuatro comandos que tardan 8 ciclos de reloj: Activar-1, Activar-2, Leer, CAS-2.

La línea de selección de chip (CS) es activa en alto . El primer ciclo de un comando se identifica cuando la selección de chip está en alto; está en bajo durante el segundo ciclo.

El comando CAS-2 se utiliza como la segunda parte de todos los comandos que realizan una transferencia a través del bus de datos y proporciona bits de dirección de columna de orden bajo:

• Los comandos de lectura deben comenzar en una dirección de columna que sea múltiplo de 4; no existe ninguna disposición para comunicar un bit de dirección C0 o C1 distinto de cero a la memoria.
• Los comandos de escritura deben comenzar en una dirección de columna que sea múltiplo de 16; C2 y C3 deben ser cero para que se ejecute un comando de escritura.
• La lectura del registro de modo y algunos comandos multipropósito también deben ir seguidos de un comando CAS-2; sin embargo, todos los bits de columna deben ser cero (bajos).

La duración de la ráfaga se puede configurar en 16, 32 o seleccionarse dinámicamente mediante el bit BL de las operaciones de lectura y escritura.

Cada 8 líneas de datos tienen asociada una señal DMI (máscara/inversión de datos), que se utiliza para minimizar la cantidad de bits que se activan durante la transferencia de datos. Cuando la señal está en nivel alto, los otros 8 bits se complementan tanto en el transmisor como en el receptor. Si un byte contiene cinco o más bits con valor 1, la señal DMI puede activarse, junto con tres o menos líneas de datos. Dado que las líneas de señal terminan en nivel bajo, esto reduce el consumo de energía.

(Un uso alternativo, donde se utiliza DMI para limitar a un máximo de 4 el número de líneas de datos que se activan en cada transferencia, minimiza la diafonía. Esto puede ser utilizado por el controlador de memoria durante las escrituras, pero no es compatible con los dispositivos de memoria).

La inversión del bus de datos se puede habilitar por separado para lecturas y escrituras. Para escrituras enmascaradas (que tienen un código de comando independiente), el funcionamiento de la señal DMI depende de si la inversión de escritura está habilitada.

• Si DBI en escrituras está deshabilitado, un nivel alto en DMI indica que el byte de datos correspondiente debe ignorarse y no escribirse.
• Si la función DBI en escrituras está habilitada, un nivel bajo en DMI, combinado con un byte de datos con 5 o más bits activados, indica que un byte de datos debe ignorarse y no escribirse.

LPDDR4 también incluye un mecanismo de "actualización selectiva de filas" para evitar la corrupción debida a la sobrecarga de filas adyacentes. Una secuencia especial de tres secuencias de activación/precarga especifica la fila que se activó con mayor frecuencia que un umbral definido por el dispositivo (de 200 000 a 700 000 por ciclo de actualización). Internamente, el dispositivo actualiza las filas físicamente adyacentes en lugar de la especificada en el comando de activación. ^{[ 21 ] [ 20 ] : 153–54}

El 19 de febrero de 2019, JEDEC publicó el JESD209-5, Estándar para LPDDR5 (Low Power Double Data Rate 5). ^{[ 26 ]}

Samsung anunció que tenía prototipos funcionales de chips LPDDR5 en julio de 2018. LPDDR5 introduce los siguientes cambios: ^{[ 27 ]}

• La velocidad de transferencia de datos se incrementa a 6400  Mbit/s por pin.
• Se utilizan relojes diferenciales  (3200 MHz, DDR).
• La precarga no se duplica de nuevo, sino que permanece en 16 n.
• El número de bancos aumenta a 16, divididos en cuatro grupos bancarios similares a los de la DDR4.
• Mejoras en el ahorro de energía: ^{[ 26 ]}
  • Comandos Data-Copy y Write-X (todos unos o todos ceros) para disminuir la transferencia de datos.
  • Escalado dinámico de frecuencia y voltaje
• Una nueva arquitectura de reloj, donde los comandos usan un reloj maestro (CK) de un cuarto de velocidad, mientras que los datos se transfieren usando señales de reloj de escritura (WCK) y estroboscopio de lectura (RDQS) de velocidad completa que se habilitan solo cuando es necesario ^{[ 26 ].}
• Un conjunto de relojes a máxima velocidad por byte (frente a por 16 bits en LPDDR4).
• Eliminación del pin de habilitación de reloj (CKE); en su lugar, se entra en modo de bajo consumo mediante un comando a través del bus CA, y dura hasta que la señal de selección de chip vuelve a pasar a nivel alto.

Los controladores de memoria AMD Van Gogh, Intel Tiger Lake , Apple Silicon (M1 Pro, M1 Max, M1 Ultra, M2 y A16 Bionic), Huawei Kirin 9000 y Snapdragon 888 son compatibles con LPDDR5.

La duplicación de la velocidad de transferencia y el reloj maestro a un cuarto de velocidad dan como resultado un reloj maestro con la mitad de la frecuencia de un reloj LPDDR4 similar. El bus de comandos (CA) se amplía a 7 bits y los comandos se transfieren al doble de velocidad de datos, por lo que terminan enviándose a la misma velocidad que en LPDDR4.

En comparación con los estándares anteriores, la nomenclatura de las direcciones de columna ha cambiado. Tanto LPDDR4 como LPDDR5 permiten hasta 10 bits de dirección de columna, pero los nombres son diferentes. Las columnas C0-C9 de LPDDR4 se denominan B0-B3 y C0-C5, respectivamente. Al igual que con LPDDR4, las escrituras deben comenzar en una dirección múltiplo de 16 con B0-B3 en cero, pero las lecturas pueden solicitar que se transfiera una ráfaga en un orden diferente especificando un valor distinto de cero para B3.

Al igual que con LPDDR4, para leer algunos datos se requieren 4 comandos: dos comandos de activación para seleccionar una fila, luego un comando CAS y un comando de lectura para seleccionar una columna. A diferencia de LPDDR4, el comando CAS precede al comando de lectura o escritura. De hecho, su nombre es algo engañoso, ya que no selecciona ninguna columna. En cambio, su función principal es preparar la DRAM para sincronizarse con el inicio inminente del reloj WCK de alta velocidad. Los bits WS_FS, WS_RD y WS_WR seleccionan diferentes tiempos, con las opciones _RD y _WR optimizadas para un comando de lectura o escritura inmediatamente posterior, mientras que la opción _FS inicia el reloj inmediatamente y puede ir seguida de múltiples lecturas o escrituras, accediendo a múltiples bancos.

CAS también especifica la opción "write X". Si el bit WRX está activado, las escrituras no transfieren datos, sino que rellenan la ráfaga con ceros o unos, bajo el control del bit WXS (selección de escritura X). Esto requiere el mismo tiempo, pero ahorra energía.

Además de las ráfagas habituales de 16, existen comandos para realizar ráfagas de doble longitud de 32. Las lecturas (pero no las escrituras) pueden especificar una posición de inicio dentro de la ráfaga alineada de 32 palabras utilizando los bits C0 y B3.

El 9 de julio de 2025, JEDEC publicó el JESD209-6, estándar para Low Power Double Data Rate 6 (LPDDR6) ^{[ 37 ]} con los siguientes cambios:

• Extensión de velocidad a 10,6–14,4 Gbit/s/pin
• El bus CA se redujo aún más a 4 bits.
• Ancho del bus de datos de 12 bits por canal
• Ráfagas de 24 transferencias × 12 pines = 288 bits:
  • 256 bits de datos, más
  • 16 bits de etiqueta/ECC almacenados por matriz, más
  • 16 bits para inversión del bus de datos o ECC de enlace, no almacenados.
• CAMM2 ^{[ 38 ]}