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Articulo de referencia

Red en un chip

Una red en un chip , o red en chip ( NoC / ˌ ɛ n ˌ oʊ ˈ s iː / en-oh- SEE o / n ɒ k / knock ), [ nb 1 ] es un subsistema de comunicaciones basado en red en un circuito integrado...

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Una red en un chip , o red en chip ( NoC / ˌ ɛ n ˌ oʊ ˈ s iː / en-oh- SEE o / n ɒ k / knock ), [ nb 1 ] es un subsistema de comunicaciones basado en red en un circuito integrado (chip), más típicamente entre módulos en un sistema en chip (SoC). Los módulos en el CI son típicamente núcleos IP semiconductores que esquematizan varias funciones del sistema informático , y están diseñados para ser modulares en el sentido de la ciencia de redes . La red en chip es una red de conmutación de paquetes basada en enrutadores entre módulos SoC.

La tecnología NoC aplica la teoría y los métodos de las redes informáticas a la comunicación en chip y aporta mejoras notables con respecto a las arquitecturas de comunicación convencionales de bus y barra transversal .

En la década de 2000, los investigadores comenzaron a proponer un tipo de interconexión en chip en forma de redes de conmutación de paquetes [ 1 ] para abordar los problemas de escalabilidad del diseño basado en bus. Investigaciones previas propusieron un diseño que enrutaba paquetes de datos en lugar de enrutar los cables. [ 2 ] Luego, en 2002, se propuso el concepto de "redes en chip". [ 3 ] Las NoC mejoran la escalabilidad de los sistemas en chip y la eficiencia energética de los SoC complejos en comparación con otros diseños de subsistemas de comunicación. Son una tecnología emergente , con proyecciones de un gran crecimiento en el futuro cercano a medida que las arquitecturas de computadoras multinúcleo se vuelven más comunes.

Estructura

Las NoC pueden abarcar dominios de reloj síncronos y asíncronos, lo que se conoce como cruce de dominios de reloj , o utilizar lógica asíncrona sin reloj. Las NoC admiten arquitecturas electrónicas globalmente asíncronas y localmente síncronas , lo que permite que cada núcleo de procesador o unidad funcional en un sistema en chip tenga su propio dominio de reloj . [ 4 ]

Arquitecturas

Las arquitecturas NoC suelen modelar redes de mundo pequeño dispersas (SWN) y redes libres de escala (SFN) para limitar la cantidad, la longitud, el área y el consumo de energía de los cables de interconexión y las conexiones punto a punto .

Topología

La topología determina la disposición física y las conexiones entre nodos y canales. El mensaje atraviesa saltos, y la longitud del canal de cada salto depende de la topología. La topología influye significativamente tanto en la latencia como en el consumo de energía. Además, dado que la topología determina el número de rutas alternativas entre nodos, afecta la distribución del tráfico de red y, por lo tanto, el ancho de banda y el rendimiento de la red . [ 5 ]

Beneficios

Tradicionalmente, los circuitos integrados se han diseñado con conexiones punto a punto dedicadas , con un cable para cada señal. Esto da como resultado una topología de red densa . Para diseños grandes, en particular, esto presenta varias limitaciones desde el punto de vista del diseño físico . Requiere una potencia cuadrática con respecto al número de interconexiones. Los cables ocupan gran parte del área del chip y, en la tecnología CMOS de nanómetros , las interconexiones dominan tanto el rendimiento como la disipación de potencia dinámica , ya que la propagación de la señal a través de los cables del chip requiere múltiples ciclos de reloj . Esto también permite que se acumule mayor capacitancia , resistencia e inductancia parásitas en el circuito. (Véase la regla de Rent para un análisis de los requisitos de cableado para conexiones punto a punto).

La escasez y la localización de las interconexiones en el subsistema de comunicaciones generan varias mejoras con respecto a los sistemas tradicionales basados ​​en buses y en matrices de barras cruzadas .

Paralelismo y escalabilidad

Los cables en los enlaces de la red en chip (NoC) son compartidos por múltiples señales . Se logra un alto nivel de paralelismo , ya que todos los enlaces de datos en la NoC pueden operar simultáneamente con diferentes paquetes de datos . Por lo tanto, a medida que aumenta la complejidad de los sistemas integrados , una NoC proporciona un rendimiento mejorado (como el rendimiento de datos ) y escalabilidad en comparación con las arquitecturas de comunicación anteriores (por ejemplo, cables de señal punto a punto dedicados , buses compartidos o buses segmentados con puentes ). Los algoritmos deben diseñarse de manera que ofrezcan un alto grado de paralelismo y, por lo tanto, puedan aprovechar el potencial de la NoC.

Investigación actual

WiNoC en el chiplet 3D

Algunos investigadores creen que las NoC deben admitir la calidad de servicio (QoS), es decir, cumplir con los diversos requisitos en términos de rendimiento , retrasos de extremo a extremo, equidad [ 6 ] y plazos . La computación en tiempo real, incluida la reproducción de audio y video, es una razón para brindar soporte de QoS. Sin embargo, las implementaciones de sistemas actuales como VxWorks , RTLinux o QNX pueden lograr computación en tiempo real de sub-milisegundos sin hardware especial.

Esto puede indicar que, para muchas aplicaciones en tiempo real, la calidad de servicio de la infraestructura de interconexión en chip existente es suficiente, y se requeriría lógica de hardware dedicada para lograr una precisión de microsegundos, un grado que rara vez se necesita en la práctica para los usuarios finales (la fluctuación de sonido o video solo requiere una garantía de latencia de décimas de milisegundo). Otra motivación para la calidad de servicio (QoS) a nivel de NoC es admitir múltiples usuarios concurrentes que comparten los recursos de un único multiprocesador de chip en una infraestructura de computación en la nube pública . En tales casos, la lógica de QoS de hardware permite al proveedor de servicios establecer garantías contractuales sobre el nivel de servicio que recibe un usuario, una característica que algunos clientes corporativos o gubernamentales pueden considerar deseable.

Muchos problemas de investigación desafiantes aún quedan por resolver en todos los niveles, desde el nivel de enlace físico hasta el nivel de red, y hasta la arquitectura del sistema y el software de aplicación. El primer simposio de investigación dedicado a redes en chip se celebró en la Universidad de Princeton en mayo de 2007. [ 7 ] El segundo Simposio Internacional IEEE sobre Redes en Chip se celebró en abril de 2008 en la Universidad de Newcastle .

Se han realizado investigaciones sobre guías de onda ópticas integradas y dispositivos que comprenden una red óptica en un chip (ONoC). [ 8 ] [ 9 ]

Una posible forma de aumentar el rendimiento de NoC es utilizar canales de comunicación inalámbrica entre chiplets , denominados red inalámbrica en chip (WiNoC). [ 10 ]

Beneficios secundarios

En un sistema multinúcleo conectado por una red en chip (NoC), los mensajes de coherencia y las solicitudes de fallos de caché deben pasar por conmutadores. Por consiguiente, estos conmutadores pueden complementarse con elementos de seguimiento y reenvío sencillos para detectar qué bloques de caché serán solicitados en el futuro por cada núcleo. A continuación, los elementos de reenvío envían mediante multidifusión cualquier bloque solicitado a todos los núcleos que puedan solicitarlo posteriormente. Este mecanismo reduce la tasa de fallos de caché. [ 11 ]

Puntos de referencia

El desarrollo y los estudios de NoC requieren la comparación de diferentes propuestas y opciones. Se están desarrollando patrones de tráfico de NoC para facilitar dichas evaluaciones. Entre los puntos de referencia de NoC existentes se incluyen NoCBench y MCSL NoC Traffic Patterns. [ 12 ]

Unidad de procesamiento de interconexión

Una unidad de procesamiento de interconexión (IPU) [ 13 ] es una red de comunicación en chip con componentes de hardware y software que implementan conjuntamente funciones clave de diferentes modelos de programación de sistemas en chip a través de un conjunto de primitivas de comunicación y sincronización y proporcionan servicios de plataforma de bajo nivel para habilitar características avanzadas en aplicaciones heterogéneas modernas en un solo chip .

Véase también

Notas

  1. ↑ Este artículo utiliza la convención de que "NoC" se pronuncia / n ɒ k / nock . Por lo tanto, utiliza la convención "a" para el artículo indefinido correspondiente a NoC (" a NoC"). Otras fuentes pueden pronunciarlo como / ˌ ɛ n ˌ oʊ ˈ s iː / en-oh- SEE y, por lo tanto, usar " an NoC".

Referencias

  1. ↑ Guerrier, P.; Greiner, A. (2000). «Una arquitectura genérica para interconexiones de conmutación de paquetes en chip». Actas de la Conferencia y Exposición de Diseño, Automatización y Pruebas en Europa 2000 (Cat. No. PR00537) . París, Francia: IEEE Comput. Soc. pp. 250–256 . doi : 10.1109/DATE.2000.840047 . ISBN  978-0-7695-0537-4.
  2. ↑ Actas de la Conferencia de Automatización del Diseño de 2001 : 38.ª DAC: Centro de Convenciones de Las Vegas, Las Vegas, NV, 18-22 de junio de 2001. Association for Computing Machinery, Grupo de Interés Especial de la ACM sobre Automatización del Diseño. Nueva York, NY: Association for Computing Machinery. 2001. ISBN  1-58113-297-2OCLC 326240184​​ {{cite book}}: CS1 mantenimiento: otros ( enlace )
  3. ↑ Benini, L.; De Micheli, G. (enero de 2002). "Redes en chips: un nuevo paradigma SoC". Computer . 35 (1): 70– 78. Bibcode : 2002Compr..35a..70B . doi : 10.1109/2.976921 .
  4. ↑ Kundu, Santanu; Chattopadhyay, Santanu (2014). Network-on-chip: the Next Generation of System-on-Chip Integration (1.ª ed.). Boca Raton, FL: CRC Press. p. 3. ISBN   978-1-4665-6527-2OCLC 895661009​​ 
  5. ↑ Personal de EDN (26 de julio de 2023). "Topologías de interconexión de red en chip (NoC) explicadas" . EDN . Consultado el 17 de noviembre de 2023 .
  6. ↑ "Equilibrio de la latencia de la red en el chip en el mapeo de múltiples aplicaciones para multiprocesadores en chip". IPDPS . Mayo de 2014.
  7. ↑ NoCS 2007 Archivado el 1 de septiembre de 2008 en el sitio web de Wayback Machine .
  8. ↑ Bibliografía sobre redes en chip
  9. ↑ "Bibliografía de redes ópticas inter/intra-chip" . Archivado del original el 23 de septiembre de 2015. Consultado el 2 de julio de 2015 .
  10. ↑ Slyusar VI, Slyusar DV Diseño piramidal de una matriz de nanoantenas. // VIII Conferencia Internacional sobre Teoría y Técnicas de Antenas (ICATT'11). - Kiev, Ucrania. - Universidad Técnica Nacional de Ucrania "Instituto Politécnico de Kiev". - 20-23 de septiembre de 2011. - Págs. 140-142.Archivado el 17 de julio de 2019 en Wayback Machine.
  11. ↑ Marzieh Lenjani; Mahmoud Reza Hashemi (2014). "Esquema basado en árboles para reducir la tasa de fallos de caché compartida aprovechando las similitudes regionales, estadísticas y temporales" . IET Computers & Digital Techniques . 8 : 30–48 . doi : 10.1049/iet-cdt.2011.0066 . Archivado del original el 9 de diciembre de 2018.
  12. ↑ "Tráfico NoC" . www.ece.ust.hk. Archivado del original el 25/12/2017 . Consultado el 08/10/2018 .
  13. ↑ Marcello Coppola, Miltos D. Grammatikakis, Riccardo Locatelli, Giuseppe Maruccia, Lorenzo Pieralisi, "Diseño de unidades de procesamiento de interconexión rentables: Spidergon STNoC", CRC Press, 2008, ISBN 978-1-4200-4471-3

Adaptado de la columna de Avinoam Kolodny en el boletín electrónico ACM SIGDA , archivado el 10 de enero de 2009 en la Wayback Machine , por Igor Markov. Archivado el 1 de marzo de 2012 en la Wayback Machine. El texto original se puede encontrar en http://www.sigda.org/newsletter/2006/060415.txt. Archivado el 25 de septiembre de 2006 en la Wayback Machine.

Lecturas adicionales

  • Kundu, Santanu; Chattopadhyay, Santanu (2014). Network-on-chip: the Next Generation of System-on-Chip Integration (1.ª  ed.). Boca Raton, FL: CRC Press. ISBN 978-1-4665-6527-2OCLC 895661009​​ 
  • Sheng Ma; Libo Huang; Mingche Lai; Wei Shi; Zhiying Wang (2014). Redes en chip: De las implementaciones a los paradigmas de programación (1.ª  ed.). Ámsterdam, Países Bajos: Morgan Kaufmann. ISBN 978-0-12-801178-2OCLC 894609116​​ 
  • Giorgios Dimitrakopoulos; Anastasios Psarras; Ioannis Seitanidis (27 de agosto de 2014). Microarquitectura de enrutadores de red en chip: una perspectiva del diseñador (1.ª  ed.). Nueva York, NY. ISBN 978-1-4614-4301-8OCLC 890132032​​ {{cite book}}: CS1 mantenimiento: falta el editor de ubicación ( enlace )
  • Natalie Enright Jerger; Tushar Krishna; Li-Shiuan Peh (19 de junio de 2017). Redes en chip (2ª  ed.). San Rafael, California. ISBN 978-1-62705-996-1OCLC 991871622​​ {{cite book}}: CS1 mantenimiento: falta el editor de ubicación ( enlace )
  • Marzieh Lenjani; Mahmoud Reza Hashemi (2014). "Esquema basado en árboles para reducir la tasa de fallos de caché compartida aprovechando las similitudes regionales, estadísticas y temporales" . IET Computers & Digital Techniques . 8 : 30–48 . doi : 10.1049/iet-cdt.2011.0066 . Archivado del original el 9 de diciembre de 2018.
  • FECHA Taller de 2006 sobre NoC Archivado el 19/07/2011 en Wayback Machine
  • NoCS 2007 - Primer Simposio Internacional ACM/IEEE sobre Redes en Chip. Archivado el 1 de septiembre de 2008 en Wayback Machine.
  • NoCS 2008 - El 2.º Simposio Internacional IEEE sobre Redes en Chip. Archivado el 16 de octubre de 2007 en Wayback Machine.
  • Jean-Jacques Lecler, Gilles Baillieu, Automatización del diseño para sistemas embebidos (Springer), "Exploración y refinamiento de la arquitectura de red en chip impulsada por la aplicación para un SoC complejo", junio de 2011, volumen 15, número 2, págs. 133-158, doi:10.1007/s10617-011-9075-5 [En línea] http://www.arteris.com/hs-fs/hub/48858/file-14363521-pdf/docs/springer-appdrivennocarchitecture8.5x11.pdf