Grupo de trabajo de interfaz de memoria flash NAND abierta

El Open NAND Flash Interface Working Group ( ONFI u ONFi ^{[ 1 ]} con la "i" en minúscula) es un consorcio de empresas tecnológicas que trabajan para desarrollar estándares abiertos para la memoria flash NAND y los dispositivos que se comunican con ella. La formación de ONFI se anunció en el Intel Developer Forum en marzo de 2006. ^{[ 2 ]}

Los objetivos del grupo no incluían el desarrollo de un nuevo formato de tarjeta de memoria flash para el consumidor . ^{[ 3 ]} En cambio, ONFI busca estandarizar la interfaz de bajo nivel para los chips de memoria flash NAND sin procesar, que son la forma más utilizada de circuitos integrados (chips) de memoria no volátil ; en 2006, casi un billón de MiB de memoria flash se incorporaron a la electrónica de consumo, y se esperaba que la producción se duplicara para 2007. ^{[ 4 ]} A partir de 2006Los chips de memoria flash NAND de la mayoría de los fabricantes utilizaban encapsulados similares, tenían configuraciones de pines similares y aceptaban conjuntos similares de comandos de bajo nivel. Como resultado, cuando se encuentran disponibles modelos de memoria flash NAND más capaces y económicos, los diseñadores de productos pueden incorporarlos sin grandes cambios de diseño. Sin embargo, el funcionamiento "similar" no es óptimo: ^{[ 5 ]} las sutiles diferencias en la temporización y el conjunto de comandos implican que los productos deben depurarse y probarse exhaustivamente cuando se utiliza un nuevo modelo de chip flash en ellos. ^{[ 4 ]} Cuando se espera que un controlador flash funcione con varios chips de memoria flash NAND, debe almacenar una tabla de ellos en su firmware para saber cómo manejar las diferencias en sus interfaces. ^{[ 4 ] [ 5 ]} Esto aumenta la complejidad y el tiempo de comercialización de los dispositivos basados ​​en memoria flash, y significa que es probable que sean incompatibles con futuros modelos de memoria flash NAND, a menos que y hasta que se actualice su firmware.

Así, una de las principales motivaciones para la estandarización de la memoria flash NAND fue facilitar el intercambio entre chips NAND de diferentes fabricantes, permitiendo así un desarrollo más rápido de productos basados ​​en NAND y precios más bajos gracias a una mayor competencia entre los fabricantes. Para 2006, la memoria flash NAND se había convertido cada vez más en un producto básico , ^{[ 6 ]} como la SDRAM o los discos duros . Se incorpora en muchos productos de informática personal y electrónica de consumo, como unidades flash USB , reproductores de MP3 y unidades de estado sólido . Los diseñadores de productos querían que los chips flash NAND más recientes, por ejemplo, fueran tan fácilmente intercambiables como los discos duros de diferentes fabricantes. ^{[ 6 ] [ 7 ]}

ONFI elaboró ​​las especificaciones para la interfaz estándar de los chips de memoria flash NAND.

La versión 1.0 de esta especificación se publicó el 28 de diciembre de 2006 y se puso a disposición de forma gratuita en el sitio web de ONFI. Samsung aún no participaba. ^{[ 9 ]} Especificaba:

• Interfaz física estándar ( distribución de pines ) para memoria flash NAND en encapsulados TSOP -48, WSOP-48, LGA -52 y BGA -63.
• un mecanismo estándar para que los chips NAND se identifiquen y describan sus capacidades (comparable a la función de detección de presencia en serie de los módulos SDRAM ).
• Un conjunto de comandos estándar para leer, escribir y borrar la memoria flash NAND.
• Requisitos de temporización estándar para memoria flash NAND
• Rendimiento mejorado mediante una implementación estándar de la caché de lectura y mayor concurrencia para las operaciones de memoria flash NAND.
• Integridad de datos mejorada al permitir funciones opcionales de código de corrección de errores (ECC).

En junio de 2009 se anunció un producto de verificación. ^{[ 10 ]}

La versión 2.3 se publicó en agosto de 2010. Incluía un protocolo llamado EZ-NAND que ocultaba los detalles de ECC. ^{[ 11 ]}

La versión 3.0 se publicó en marzo de 2011. Requería menos pines de habilitación de chips, lo que permitía un enrutamiento más eficiente de la placa de circuito impreso . ^{[ 12 ]} En octubre de 2012 se publicó un estándar desarrollado conjuntamente con JEDEC. ^{[ 13 ] [ 14 ]}

La versión 3.1 , publicada en octubre de 2012, incluye erratas a la especificación ONFI 3.0 original, añade comandos de funciones LUN SET/GET e implementa valores adicionales de configuración y retención de datos para la interfaz NV-DDR2.

La versión 3.2 , publicada el 23 de julio de 2013, aumentó la velocidad de datos a 533 MB/s. ^{[ 15 ]}

La versión 4.0 , publicada el 17 de abril de 2014, introdujo la interfaz NV-DDR3, que aumenta la velocidad máxima de conmutación de 533 MB/s a 800 MB/s, lo que proporciona un aumento del rendimiento de hasta un 50 % para aplicaciones de alto rendimiento habilitadas por componentes de almacenamiento NAND de estado sólido. ^{[ 16 ]}

La versión 4.1 , publicada el 12 de diciembre de 2017, amplía las velocidades de E/S de NV-DDR3 a 1066 MT/s y 1200 MT/s. ^{[ 17 ]}   Para un mejor rendimiento de señalización, ONFI 4.1 agrega corrección del ciclo de trabajo (DCC), entrenamiento de lectura y escritura para velocidades superiores a 800 MT/s, soporte para dispositivos con menor capacidad de pines con resistencia de salida predeterminada de 37,5 ohmios y dispositivos que requieren salida y reinicio de ráfaga de datos para pausas largas de entrada y salida de datos. Para un menor consumo de energía, se agrega soporte para Vcc de 2,5 V. ONFI 4.1 también incluye erratas a la especificación ONFI 4.0.

La versión 4.2 , publicada el 12 de febrero de 2020, amplía las velocidades de E/S de NV-DDR3 a 1333 MT/s, 1466 MT/s y 1600 MT/s. Se introduce el encapsulado BGA-252b de cuatro canales, que tiene un tamaño menor que el encapsulado BGA-272b de cuatro canales existente. Para permitir operaciones multiplano con mayor IOPS, se relajan las restricciones de direccionamiento relacionadas con dichas operaciones. ^{[ 18 ]}

Versión 5.0 , publicada en mayo de 2021, ONFI5.0 amplía las velocidades de E/S de NV-DDR3 hasta 2400 MT/s. Se introduce una nueva interfaz de menor consumo NV-LPDDR4 con velocidades de hasta 2400 MT/s. Con la interfaz NV-LPDDR4, se define una función opcional de inversión de bus de datos (DBI). Se añaden nuevos encapsulados BGA-178b, BGA-154b y BGA-146b de menor tamaño. ONFI5.0 también incluye otras erratas relacionadas con la especificación ONFI4.2. ^{[ 19 ]}

• NVM Express
• Interfaz común de memoria flash (CFI)

• Sitio web oficial