ENERGÍA 2

El POWER2 , ​​originalmente llamado RIOS2 , es un procesador diseñado por IBM que implementó la arquitectura del conjunto de instrucciones POWER . El POWER2 fue el sucesor del POWER1 y debutó en septiembre de 1993 en los sistemas RS/6000 de IBM . En su lanzamiento, el POWER2 era el microprocesador más rápido, superando al Alpha 21064. Cuando se presentó el Alpha 21064A en 1993, el POWER2 perdió el liderazgo y pasó a ocupar el segundo lugar. IBM afirmó que el rendimiento de un POWER2 de 62,5 MHz era de 73,3 SPECint92 y 134,6 SPECfp92. 

El compilador de código abierto GCC eliminó la compatibilidad con POWER1 (RIOS) y POWER2 (RIOS2) en la versión 4.5. ^{[ 1 ]}

Las mejoras con respecto al POWER1 incluyeron optimizaciones en la arquitectura del conjunto de instrucciones POWER (que consta de nuevas instrucciones de usuario y del sistema, así como otras características relacionadas con el sistema), frecuencias de reloj más altas (de 55 a 71,5  MHz), una unidad de punto fijo y una unidad de punto flotante adicionales , una caché de instrucciones más grande de 32  KB y una  caché de datos más grande de 128 o 256 KB. El POWER2 era un diseño multichip que constaba de seis u ocho circuitos integrados semicustomizados , dependiendo de la cantidad de caché de datos (la  configuración de 256 KB requería ocho chips). La partición del diseño era idéntica a la del POWER1: un chip de unidad de caché de instrucciones, un chip de unidad de punto fijo, un chip de unidad de punto flotante, un chip de unidad de control de almacenamiento y dos o cuatro chips de unidad de caché de datos.

La configuración de ocho chips contiene un total de 23 millones de transistores y un área total del chip de 1215 ^mm²  . Los chips son fabricados por IBM en su proceso CMOS de 0,72 μm, ^{[ 2 ]} que presenta una longitud de canal efectiva de 0,45 μm; y una capa de polisilicio y cuatro capas de interconexión metálica. ^{[ 3 ]} Los chips están empaquetados en un módulo multichip (MCM) cerámico que mide 64 mm x 64 mm.    

En mayo de 1994 se presentó una versión mejorada del POWER2, ​​optimizada para el procesamiento de transacciones , denominada POWER2+. Las cargas de trabajo de procesamiento de transacciones se beneficiaron de la incorporación de una caché L2 con capacidades de 512  KB, 1  MB y 2  MB. Esta caché se implementó externamente con memorias SRAM de ráfaga estándar de la industria. La caché se conectaba al POWER2+ mediante un bus de 64 bits (para sistemas de gama baja) o de 128 bits (para sistemas de gama alta). La caché era de mapeo directo , tenía un tamaño de línea de 128 bytes y era de escritura directa . Las etiquetas de caché estaban contenidas en el chip de la unidad de control de almacenamiento. El POWER2+ tiene un bus de memoria más estrecho de 64 o 128 bits y una  caché de datos más pequeña de 64 o 128 KB. Al haber menos caché, los chips de la unidad de caché de datos son más pequeños, y el chip de la unidad de control de almacenamiento revisado también es más pequeño. Uno de los objetivos de la configuración de seis chips era reducir los costes, por lo que los chips se empaquetan en un encapsulado de conexión por bola de soldadura (SBC, por sus siglas en inglés) en lugar de un MCM.

El POWER2 Super Chip (P2SC) se lanzó en octubre de 1996 ^{[ 4 ]} como sucesor del POWER2. Era una implementación de un solo chip del POWER2 de ocho chips, que integraba 15 millones de transistores en un chip de 335 ^mm²  fabricado en el proceso CMOS-6S de cinco capas metálicas de 0,29 μm de IBM. La primera versión funcionaba a 120 o 135 MHz, casi el doble de rápido que el POWER2 a 71,5 MHz, con los buses de memoria y E/S funcionando a la mitad de velocidad para soportar la mayor frecuencia de reloj. IBM afirmó que el rendimiento de esta versión era de 5,5 SPECint95_base y 14,5 SPECfp95_base. Una versión más rápida de 160 MHz fabricada en el proceso CMOS-6S2 de 0,25 μm se anunció en el Microprocessor Forum en octubre de 1997.     

El P2SC no era una copia exacta del POWER2; la capacidad de la caché de datos L1 y del búfer de traducción de datos (TLB) se redujo a la mitad, a 128  KB y 256 entradas, respectivamente, y no se implementó una función poco utilizada que bloqueaba las entradas en el TLB para que el diseño original cupiera en un solo chip.

El P2SC fue sucedido por el POWER3 como el microprocesador insignia de IBM en la línea RS/6000 en 1998. Un uso notable del P2SC fue la supercomputadora IBM Deep Blue de 30 nodos que venció al campeón mundial de ajedrez Garry Kasparov en 1997. Sin embargo, las capacidades de ajedrez de la computadora fueron resultado de su sistema experto que se ejecutaba en chips VLSI personalizados , y no en los P2SC.

• Arquitectura del conjunto de instrucciones IBM POWER
• Microprocesadores IBM Power
• POTENCIA1
• POWER3

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