SSE4

SSE4 ( Streaming SIMD Extensions 4 ) es un conjunto de instrucciones SIMD para CPU utilizado en la microarquitectura Intel Core y AMD K10 (K8L) . Fue anunciado el 27 de septiembre de 2006 en el Foro de Desarrolladores de Intel de otoño de 2006 , con detalles vagos en un documento técnico ; ^{[ 1 ]} detalles más precisos de 47 instrucciones estuvieron disponibles en el Foro de Desarrolladores de Intel de primavera de 2007 en Beijing , en la presentación. ^{[ 2 ]} SSE4 extendió el conjunto de instrucciones SSE3 que fue lanzado a principios de 2004. Todo el software que utiliza instrucciones SIMD de Intel anteriores (por ejemplo, SSE3) es compatible con los microprocesadores modernos que admiten instrucciones SSE4. Todo el software existente continúa ejecutándose correctamente sin modificaciones en microprocesadores que incorporan SSE4, así como en presencia de aplicaciones existentes y nuevas que incorporan SSE4. ^{[ 3 ]}

Al igual que otros conjuntos de instrucciones SIMD de CPU de generaciones anteriores, SSE4 admite hasta 16 registros, cada uno de 128 bits de ancho, que pueden cargar cuatro enteros de 32 bits, cuatro números de punto flotante de precisión simple de 32 bits o dos números de punto flotante de precisión doble de 64 bits. ^{[ 1 ]} Las operaciones SIMD, como la suma/multiplicación elemento a elemento de vectores y la suma/multiplicación escalar de vectores, procesan múltiples bytes de datos en una sola instrucción de CPU. SSE4.2 introdujo nuevas operaciones de cadena SIMD, incluida una instrucción para comparar dos fragmentos de cadena de hasta 16 bytes cada uno. ^{[ 1 ]} SSE4.2 es un subconjunto de SSE4 y se lanzó unos años después del lanzamiento inicial de SSE4.

El conjunto de instrucciones Intel SSE4 consta de 54 instrucciones. Un subconjunto de 47 instrucciones, denominado SSE4.1 en algunos documentos de Intel, está disponible en Penryn . Además, SSE4.2 , un segundo subconjunto compuesto por las siete instrucciones restantes, se implementó por primera vez en el Core i7 basado en Nehalem . Intel reconoce que los comentarios de los desarrolladores desempeñaron un papel importante en el desarrollo de este conjunto de instrucciones.

A partir de los procesadores basados ​​en Barcelona , ​​AMD introdujo el conjunto de instrucciones SSE4a , que incluye cuatro instrucciones SSE4 y cuatro nuevas instrucciones SSE. Estas instrucciones no se encuentran en los procesadores Intel compatibles con SSE4.1, y los procesadores AMD solo comenzaron a ser compatibles con SSE4.1 y SSE4.2 de Intel (el conjunto completo de instrucciones SSE4) en los procesadores FX basados ​​en Bulldozer . Con SSE4a también se introdujo la función SSE desalineada, lo que significaba que las instrucciones de carga no alineadas eran tan rápidas como las versiones alineadas en direcciones alineadas. También permitía deshabilitar la comprobación de alineación en las operaciones SSE sin carga que accedían a la memoria. ^{[ 4 ]} Posteriormente, Intel introdujo mejoras de velocidad similares para SSE sin alineación en sus procesadores Nehalem, pero no introdujo el acceso desalineado mediante instrucciones SSE sin carga hasta AVX . ^{[ 5 ]}

Lo que ahora se conoce como SSSE3 (Supplemental Streaming SIMD Extensions 3), introducido en la línea de procesadores Intel Core 2 , fue denominado SSE4 por algunos medios hasta que Intel le dio el nombre SSSE3. Conocidas internamente como Merom New Instructions, Intel inicialmente no planeaba asignarles un nombre especial, lo que fue criticado por algunos periodistas. ^{[ 6 ]} Finalmente, Intel aclaró la confusión y reservó el nombre SSE4 para su siguiente extensión del conjunto de instrucciones. ^{[ 7 ]}

Intel está utilizando el término de marketing HD Boost para referirse a SSE4. ^{[ 8 ]}

A diferencia de todas las versiones anteriores de SSE, SSE4 contiene instrucciones que ejecutan operaciones no específicas de aplicaciones multimedia. Incluye varias instrucciones cuya acción está determinada por un campo constante y un conjunto de instrucciones que toman XMM0 como tercer operando implícito.

Varias de estas instrucciones son posibles gracias al motor de reordenamiento de un solo ciclo de Penryn. (Las operaciones de reordenamiento reordenan los bytes dentro de un registro).

• Niveles de microarquitectura X86-64

• Referencia de programación SSE4 de Intel
• Calculadora PCMPSTR para las instrucciones de cadena SSE 4.2 archivada en Ghostarchive.org el 10 de mayo de 2022.