4 POTENCIA

El POWER4 es un microprocesador desarrollado por International Business Machines (IBM) que implementó las arquitecturas de conjunto de instrucciones PowerPC y PowerPC AS de 64 bits . Lanzado en 2001, el POWER4 sucedió a los microprocesadores POWER3 y RS64 , permitiendo que los modelos RS/6000 y eServer iSeries de servidores informáticos AS/400 funcionaran en el mismo procesador, como un paso hacia la convergencia de las dos líneas. El POWER4 era un microprocesador multinúcleo , con dos núcleos en un solo chip, el primer microprocesador no embebido en hacerlo. ^{[ 1 ]} El chip POWER4 fue el primer chip multiprocesador disponible comercialmente. ^{[ 2 ]} El POWER4 original tenía una velocidad de reloj de 1,1 y 1,3 GHz, mientras que una versión mejorada, el POWER4+, alcanzaba una velocidad de reloj de 1,9 GHz. El PowerPC 970 es un derivado del POWER4.  

El POWER4 tiene una caché L2 unificada, dividida en tres partes iguales. Cada una tiene su propio controlador L2 independiente que puede suministrar 32 bytes de datos por ciclo. La Unidad de Interfaz Central (CIU) conecta cada controlador L2 a la caché de datos o a la caché de instrucciones en cualquiera de los dos procesadores. La Unidad No Almacenable en Caché (NC) se encarga de gestionar las funciones de serialización de instrucciones y realizar cualquier operación no almacenable en caché en la topología de almacenamiento. Hay un controlador de caché L3, pero la memoria real está fuera del chip. El controlador de bus GX controla las comunicaciones de los dispositivos de E/S, y hay dos buses GX de 4 bytes de ancho, uno de entrada y otro de salida. El Controlador de Fabric es el controlador maestro de la red de buses, controlando las comunicaciones para los controladores L1/L2, las comunicaciones entre los chips POWER4 {4-way, 8-way, 16-way, 32-way} y los MCM de POWER4. Se proporciona la función de rastreo y depuración, utilizada para la captura de datos del primer fallo. También incluye una función de autodiagnóstico integrada (BIST) y una unidad de monitorización del rendimiento (PMU). Admite el reinicio al encender el equipo (POR).

El POWER4 también se ofrecía en una configuración que utilizaba un módulo multichip (MCM) que contenía cuatro chips POWER4 en un solo paquete, con hasta 128 MB de caché ECC L3 compartida por MCM.

El POWER4+, lanzado en 2003, fue una versión mejorada del POWER4 que funcionaba a hasta 1,9  GHz. ^{[ 3 ]} Contenía 184 millones de transistores, medía 267  mm ² y se fabricó en un  proceso CMOS SOI de 0,13 μm con ocho capas de interconexión de cobre.

• PowerPC 970
• Microprocesadores IBM Power

• "Power4 se centra en el ancho de banda de la memoria". (6 de octubre de 1999). Microprocessor Report .
• "Continúa la presentación del Power4 de IBM". (20 de noviembre de 2000). Microprocessor Report .
• "Microarquitectura del sistema POWER4" (PDF) . IBM. Archivado del original (PDF) el 7 de noviembre de 2013. Consultado el 7 de junio de 2012 .
• JM Tendler; JS Dodson; JS Fields, Jr.; H. Le y B. Sinharoy (2002). "Microarquitectura del sistema POWER4" . IBM Journal of Research and Development . 46 (1): 5– 26. doi : 10.1147/rd.461.0005 . ISSN 0018-8646 . Consultado el 21 de julio de 2006 . 
• JD Warnock; JM Keaty; J. Petrovick; JG Clabes; CJ Kircher; BL Krauter; PJ Restle; BA Zoric y CJ Anderson (2002). "El circuito y el diseño físico del microprocesador POWER4" . IBM Journal of Research and Development . 46 (1): 27– 52. doi : 10.1147/rd.461.0027 . ISSN 0018-8646 . Consultado el 21 de julio de 2006 .