Procesamiento paralelo (implementación DSP)

En el procesamiento de señales digitales (DSP), el procesamiento paralelo es una técnica que duplica unidades de función para operar diferentes tareas (señales) simultáneamente. ^[1] En consecuencia, podemos realizar el mismo procesamiento para diferentes señales en las unidades de función duplicadas correspondientes. Además, debido a las características del procesamiento paralelo , el diseño del DSP paralelo a menudo contiene múltiples salidas, lo que da como resultado un mayor rendimiento que el diseño no paralelo.

Considere una unidad de función ( ) y tres tareas ( , , y ). El tiempo requerido para que la unidad de función procese esas tareas es , , y , respectivamente. Entonces, si realizamos estas tres tareas en un orden secuencial, el tiempo requerido para completarlas es . $Estilo de visualización F_{0}$$Estilo de visualización T_{0}$$Estilo de visualización T_{1}$$Estilo de visualización T_{2}$$Estilo de visualización F_{0}$$estilo de visualización t_{0}$$estilo de visualización t_{1}$$estilo de visualización t_{2}$$estilo de visualización t_{0}+t_{1}+t_{2}}$

Sin embargo, si duplicamos la unidad de función en otras dos copias ( ), el tiempo agregado se reduce a , que es menor que en un orden secuencial. ${\estilo de visualización F}$${\displaystyle máx(t_{0},t_{1},t_{2})}$

Mecanismo:

• Paralelo: unidades de función duplicada que trabajan en paralelo
  • Cada tarea es procesada íntegramente por una unidad funcional diferente.
• Pipelining : diferentes unidades funcionales trabajando en paralelo
  • Cada tarea se divide en una secuencia de subtareas, que son manejadas por unidades funcionales especializadas y diferentes.

Objetivo:

• La segmentación conduce a una reducción de la ruta crítica, lo que puede aumentar la velocidad de la muestra o reducir el consumo de energía a la misma velocidad, produciendo un mayor rendimiento por vatio .
• Las técnicas de procesamiento en paralelo requieren múltiples salidas, que se calculan en paralelo en un período de reloj . Por lo tanto, la velocidad de muestreo efectiva aumenta con el nivel de paralelismo.

Consideremos una condición en la que podamos aplicar tanto técnicas de procesamiento paralelo como de canalización, es mejor elegir técnicas de procesamiento paralelo por las siguientes razones

• La canalización suele provocar cuellos de botella de E/S
• El procesamiento paralelo también se utiliza para reducir el consumo de energía cuando se utilizan relojes lentos.
• El método híbrido de canalización y procesamiento paralelo aumenta aún más la velocidad de la arquitectura.

Considere un filtro FIR de 3 toques: ^[2]

${\displaystyle y(n)=ax(n)+bx(n-1)+cx(n-2)}$

que se muestra en la siguiente figura.

Supongamos que el tiempo de cálculo para las unidades de multiplicación es T _m y T _a para las unidades de suma. El período de muestra viene dado por

${\displaystyle T_{\text{muestra}}\geq T_{m}+2T_{a}}$

Al paralelizarlo, la arquitectura resultante se muestra de la siguiente manera. La frecuencia de muestreo ahora es

${\displaystyle T_{\text{muestra}}\geq {\frac {T_{\text{reloj}}}{N}}={\frac {T_{m}+2T_{a}}{3}}}$

donde N representa el número de copias.

Tenga en cuenta que, en un sistema paralelo, mientras que en un sistema canalizado. ${\displaystyle T_{\text{muestra}}\neq T_{\text{reloj}}}$${\displaystyle T_{\text{muestra}}=T_{\text{reloj}}}$

Considere la función de transferencia de un filtro IIR de primer orden formulada como

${\displaystyle H(z)={\frac {z^{-1}}{1-az^{-1}}}}$

donde | a | ≤ 1 para estabilidad, y dicho filtro tiene solo un polo ubicado en z  =  a ;

La representación recursiva correspondiente es

${\displaystyle y(n+1)=ay(n)+u(n)}$

Consideremos el diseño de una arquitectura de 4 paralelos ( N  = 4). En dicho sistema paralelo, cada elemento de retardo significa un retardo de bloque y el período de reloj es cuatro veces el período de muestra.

Por lo tanto, iterando la recursión con n  = 4 k , tenemos

${\displaystyle y(n+4)=a^{4}y(n)+a^{3}u(n)+a^{2}u(n+1)+au(n+2)+u(n+3)}$

${\displaystyle \rightarrow y(4k+4)=a^{4}y(4k)+a^{3}u(4k)+a^{2}u(4k+1)+au(4k+2) +u(4k+3)}$

La arquitectura correspondiente se muestra a continuación.

El diseño paralelo resultante tiene las siguientes propiedades.

• El polo del filtro original está en z  =  a mientras que el polo del sistema paralelo está en z  =  a ^4, que está más cerca del origen.
• El movimiento de los postes mejora la robustez del sistema frente al ruido de redondeo.
• Complejidad de hardware de esta arquitectura: N × N operaciones de multiplicación-suma.

El aumento cuadrado de la complejidad del hardware se puede reducir aprovechando la concurrencia y el cálculo incremental para evitar cálculos repetidos.

Otra ventaja de las técnicas de procesamiento paralelo es que pueden reducir el consumo de energía de un sistema al reducir el voltaje de suministro.

Considere el siguiente consumo de energía en un circuito CMOS normal.

${\displaystyle P_{\text{secuencia}}=C_{\text{total}}\cdot V_{0}^{2}\cdot f}$

donde C _total representa la capacitancia total del circuito CMOS.

Para una versión paralela, la capacitancia de carga permanece igual pero la capacitancia total aumenta N veces.

Para mantener la misma frecuencia de muestreo, el período de reloj del circuito N -paralelo aumenta a N veces el retardo de propagación del circuito original.

Hace que el tiempo de carga se prolongue N veces. La tensión de alimentación se puede reducir a βV ₀ .

Por lo tanto, el consumo de energía del sistema N-paralelo se puede formular como

${\displaystyle P_{\text{para}}=(NC_{\text{total}})\cdot (\beta V_{0}^{2})\cdot {\frac {f}{N}}=\beta ^{2}P_{\text{seq}}}$

donde β se puede calcular mediante

${\displaystyle N(\beta V_{0}-V_{t})^{2}=\beta (V_{0}-V_{t})^{2}.\,}$