Desafío SGI

El POWER Challenge se anunció el 28 de enero de 1993 ^{[ 2 ]} y tenía como objetivo competir contra empresas de supercomputadoras como Cray Research . ^{[ 2 ]} En el momento de su anuncio, Silicon Graphics afirmó que el POWER Challenge tendría el mismo nivel de rendimiento que el Cray Y-MP de Cray con un solo microprocesador. ^{[ 2 ]} El nuevo modelo se presentó a mediados de 1994 y utilizaba el conjunto de chips del microprocesador MIPS R8000 , ^{[ 3 ]} que consistía en el microprocesador R8000 y la unidad de punto flotante R8010 acompañada de una caché de "flujo" y sus controladores asociados. Gran parte del rendimiento del POWER Challenge dependía del R8000, un microprocesador diseñado para lograr un rendimiento de supercomputación y para aplicaciones científicas de punto flotante . ^{[ 4 ]} Como resultado, el R8000 tenía características como instrucciones de multiplicación-suma fusionadas y una gran caché. ^{[ 4 ]}

En 1995, Silicon Graphics actualizó el POWER Challenge con microprocesadores R8000 con una frecuencia de reloj de 90  MHz, lo que permitió que el sistema alcanzara los 6,48 GFLOPS, una mejora de 1 GFLOPS con respecto al microprocesador R8000 anterior, que funcionaba a 75  MHz.

El POWER Challenge 10000 se refería a los sistemas basados ​​en POWER Challenge que utilizaban el microprocesador R10000 . Estos modelos se introdujeron en enero de 1996, sucediendo al Challenge basado en el R4400 y al POWER Challenge basado en el R8000, aunque dichos sistemas coexistieron con el POWER Challenge 10000 durante algún tiempo. Para dar soporte a los nuevos R10000, se introdujo una nueva placa de CPU, la "IP25". Esta nueva placa de CPU, al igual que la anterior placa de CPU IP19, admite uno, dos o cuatro procesadores y sus cachés secundarias asociadas.

CHALLENGEarray y POWER CHALLENGEarray son clústeres de servidores Challenge o POWER Challenge, respectivamente. CHALLENGEarray admite de 2 a 288 procesadores R10000 , mientras que POWER CHALLENGEarray admite de 2 a 144 procesadores R8000 y hasta 128  GB de memoria. POWER CHALLENGEarray se presentó el 15 de noviembre de 1994.

Otros sistemas de Silicon Graphics que utilizaban la marca "Challenge" eran el Challenge M y el Challenge S. Estos sistemas eran estaciones de trabajo Silicon Graphics Indigo2 e Indy reempaquetadas , sin el hardware gráfico necesario para su uso como estaciones de trabajo. Si bien compartían el nombre Challenge, no tenían ninguna similitud arquitectónica con los Challenge de multiprocesamiento, aunque sus carcasas presentaban el mismo tono azul. Se les dio esta denominación para comercializarlos como parte de la familia de servidores Challenge, posicionándolos como servidores de gama de entrada.

El desafío utiliza un conjunto de placas conocido como POWERpath-2, con nombre en clave "Everest". Este conjunto está compuesto por las placas de CPU IP19, IP21 e IP25, la placa de memoria MC3 y la placa de interfaz IO4 POWERchannel-2.

La placa de la CPU contiene los microprocesadores. Existen tres modelos de placas de CPU: IP19, IP21 e IP25. La IP19 puede configurarse con dos o cuatro microprocesadores R4400. También contiene cinco ASIC de interfaz de CPU, cuatro para implementar la ruta de datos y uno para implementar la ruta de direcciones. Estos ASIC contienen un promedio de 80 000 compuertas cada uno. ^{[ 7 ]} La IP21 admite el microprocesador R8000 y puede configurarse con uno o dos de estos microprocesadores. La IP25 admite uno, dos o cuatro microprocesadores R10000.

MC3

La memoria la proporciona la placa de memoria MC3, que contiene treinta y dos ranuras para módulos de memoria SIMM ( Single In-line Memory Module ) y dos controladores de hojas. Admite módulos SIMM con código de corrección de errores (ECC) en modo de página rápida (FPM ) con capacidades de 16 MB (conocidos como SIMM de "alta densidad") y 64 MB (conocidos como SIMM de "superdensidad"), lo que permite a la placa proporcionar entre 64 MB y 2 GB de memoria. Los módulos SIMM se instalan en grupos de cuatro.    

La memoria está organizada en ocho bancos, cuatro de los cuales forman una hoja . La memoria puede intercalarse si hay dos o más hojas presentes en el sistema. El bus de memoria tiene un ancho de 576 bits, con una ruta de 512 bits para datos y una ruta de 64 bits para ECC. La memoria está controlada por los dos controladores de hoja. Cada controlador de hoja gestiona cuatro bancos de memoria y la mitad de una transacción de memoria. Por lo tanto, está conectado a 256 bits del bus de memoria y a 128 bits del bus POWERpath-2. ^{[ 8 ]}

Las transacciones de memoria tienen un ancho de 128 bytes, el mismo ancho que la línea de caché de los microprocesadores MIPS utilizados. Una lectura de memoria se completa en dos ciclos del reloj de memoria y es almacenada en búfer por los controladores de hoja antes de ser enviada a través del bus POWERpath-2 en cuatro ciclos del reloj del bus POWERpath-2. ^{[ 8 ]}

Los módulos SIMM están protegidos por ECC, y la implementación de ECC puede corregir errores de un solo bit y detectar errores de dos bits. Los módulos SIMM también contienen un circuito de autodiagnóstico integrado que los prueba durante el encendido o el reinicio y alerta al firmware, el cual desactiva el o los bancos de memoria que contienen módulos SIMM defectuosos, si se detectan fallas. ^{[ 8 ]}