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SPARC64 V

El SPARC64 V ( Zeus ) es un microprocesador SPARC V9 diseñado por Fujitsu . [ 1 ] El SPARC64 V fue la base de una serie de procesadores sucesivos diseñados para servidores y, po...

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El SPARC64 V ( Zeus ) es un microprocesador SPARC V9 diseñado por Fujitsu . [ 1 ] El SPARC64 V fue la base de una serie de procesadores sucesivos diseñados para servidores y, posteriormente, para supercomputadoras.

Las series de servidores son SPARC64 V+, VI, VI+, VII, VII+, X, X+ y XII. El SPARC64 VI y sus sucesores hasta el VII+ se utilizaron en los servidores Fujitsu y Sun (posteriormente Oracle ) SPARC Enterprise M-Series . Además de en servidores, una versión del SPARC64 VII también se utilizó en la supercomputadora Fujitsu FX1, disponible comercialmente. A octubre de 2017, el SPARC64 XII es el procesador de servidor más reciente y se utiliza en los servidores Fujitsu y Oracle M12.

La serie de supercomputadoras se basó en el SPARC64 VII y comprende los modelos SPARC64 VIIfx, IXfx y XIfx. El SPARC64 VIIIfx se utilizó en la supercomputadora K , y el SPARC64 IXfx en la PRIMEHPC FX10 , disponible comercialmente . En julio de 2016, el SPARC64 XIfx era el procesador de supercomputadora más reciente y se utilizaba en la supercomputadora Fujitsu PRIMEHPC FX100.

Historia

A finales de la década de 1990, HAL Computer Systems , una subsidiaria de Fujitsu, estaba diseñando un sucesor del SPARC64 GP , el SPARC64 V. Anunciado por primera vez en el Microprocessor Forum de 1999, el HAL SPARC64 V habría operado a 1  GHz y habría tenido una amplia organización superescalar con superespeculación , una caché de trazas de instrucciones L1 , una pequeña pero muy rápida  caché de datos L1 de 8 KB y cachés L2 separadas para instrucciones y datos. Fue diseñado con el proceso CS85 de Fujitsu, un  proceso CMOS de 0,17 μm con seis niveles de interconexión de cobre; y habría consistido en 65 millones de transistores en un chip de 380  mm² . Originalmente programado para su lanzamiento a finales de 2001 en los servidores Fujitsu GranPower, fue cancelado a mediados de 2001 cuando Fujitsu cerró HAL y lo reemplazó por un diseño de Fujitsu . [ 2 ]

Los primeros Fujitsu SPARC64 V se fabricaron en diciembre de 2001. [ 3 ] Operaban a 1,1 a 1,35  GHz. La hoja de ruta de Fujitsu para el SPARC64 de 2003 mostraba que la compañía planeaba  lanzar una versión de 1,62 GHz a finales de 2003 o principios de 2004, pero se canceló en favor del SPARC64 V+. [ 4 ] Fujitsu utilizó el SPARC64 V en sus servidores PRIMEPOWER.

El SPARC64 V se presentó por primera vez en el Microprocessor Forum 2002. [ 5 ] En su lanzamiento, tenía la frecuencia de reloj más alta tanto de los procesadores SPARC como de los procesadores de servidor de 64 bits en producción; y la clasificación SPEC más alta de cualquier procesador SPARC. [ 5 ]

Descripción

El SPARC64 V es un microprocesador superescalar de cuatro instrucciones con ejecución fuera de orden . Se basó en el microprocesador de la computadora central Fujitsu GS8900 . [ 6 ]

Tubería

El SPARC64 V obtiene hasta ocho instrucciones de la caché de instrucciones durante la primera etapa y las coloca en un búfer de instrucciones de 48 entradas. En la siguiente etapa, se toman cuatro instrucciones de este búfer, se decodifican y se envían a las estaciones de reserva correspondientes. El SPARC64 V tiene seis estaciones de reserva, dos que sirven a las unidades de enteros, una para los generadores de direcciones, dos para las unidades de punto flotante y una para las instrucciones de salto. Cada unidad de enteros, generador de direcciones y unidad de punto flotante tiene una estación de reserva de ocho entradas. Cada estación de reserva puede enviar una instrucción a su unidad de ejecución. La instrucción que se envía depende primero de la disponibilidad de operandos y luego de su antigüedad. Las instrucciones más antiguas tienen mayor prioridad que las más recientes. Las estaciones de reserva pueden enviar instrucciones de forma especulativa (envío especulativo). Es decir, las instrucciones se pueden enviar a las unidades de ejecución incluso cuando sus operandos aún no están disponibles, pero lo estarán cuando comience la ejecución. Durante la sexta etapa, se envían hasta seis instrucciones.

Registrar lectura

Los registros se leen durante la séptima etapa. La arquitectura SPARC cuenta con registros separados para instrucciones de enteros y de punto flotante. El registro de enteros tiene ocho ventanas de registro. El JWR (Registro de Trabajo Conjunto) contiene 64 entradas y tiene ocho puertos de lectura y dos de escritura. El JWR contiene un subconjunto de las ocho ventanas de registro: la anterior, la actual y la siguiente. Su propósito es reducir el tamaño del registro para que el microprocesador pueda operar a frecuencias de reloj más altas. El registro de punto flotante contiene 64 entradas y tiene seis puertos de lectura y dos de escritura.

Ejecución

La ejecución comienza durante la etapa nueve. Hay seis unidades de ejecución, dos para enteros, dos para cargas y almacenamientos, y dos para punto flotante. [ 7 ] Las dos unidades de ejecución de enteros se denominan EXA y EXB. Ambas tienen una unidad aritmético-lógica (ALU) y una unidad de desplazamiento, pero solo EXA tiene unidades de multiplicación y división. Las cargas y almacenamientos son ejecutadas por dos generadores de direcciones (AG) denominados AGA y AGB. Estas son ALU simples que se utilizan para calcular direcciones virtuales.

Las dos unidades de punto flotante (FPU) se denominan FLA y FLB. Cada FPU contiene un sumador y un multiplicador, pero solo FLA tiene una unidad gráfica conectada. Ejecutan instrucciones de suma, resta, multiplicación, división, raíz cuadrada y suma-multiplicación . A diferencia de su sucesor SPARC64 VI , el SPARC64 V realiza la suma-multiplicación con operaciones de multiplicación y suma separadas, por lo que presenta hasta dos errores de redondeo. [ 8 ] La unidad gráfica ejecuta instrucciones del conjunto de instrucciones visuales (VIS), un conjunto de instrucciones de instrucción única, datos múltiples (SIMD). Todas las instrucciones están segmentadas excepto la división y la raíz cuadrada, que se ejecutan mediante algoritmos iterativos. La instrucción FMA se implementa leyendo tres operandos del registro de operandos, multiplicando dos de ellos, enviando el resultado y el tercer operando al sumador, y sumándolos para producir el resultado final.

Los resultados de las unidades de ejecución y las cargas no se escriben en el archivo de registros. Para mantener el orden del programa, se escriben en búferes de actualización, donde permanecen hasta su confirmación. El SPARC64 V tiene búferes de actualización separados para las unidades de enteros y de punto flotante. Ambos tienen 32 entradas cada uno. El registro de enteros tiene ocho puertos de lectura y cuatro de escritura. La mitad de los puertos de escritura se utilizan para los resultados de las unidades de ejecución de enteros y la otra mitad para los datos devueltos por las cargas. El búfer de actualización de punto flotante tiene seis puertos de lectura y cuatro de escritura.

La confirmación se produce como muy pronto durante la décima etapa. El SPARC64 V puede confirmar hasta cuatro instrucciones por ciclo. Durante la undécima etapa, los resultados se escriben en el archivo de registros, donde se vuelven visibles para el software. [ 9 ]

Cache

El SPARC64 V tiene una jerarquía de caché de dos niveles. El primer nivel consta de dos cachés: una caché de instrucciones y una caché de datos. El segundo nivel consta de una caché unificada integrada en el chip.

Las cachés de nivel 1 (L1) tienen una capacidad de 128  KB cada una. Ambas son asociativas por conjuntos bidireccionales y tienen un tamaño de línea de 64 bytes. Están indexadas virtualmente y etiquetadas físicamente. Se accede a la caché de instrucciones mediante un bus de 256 bits. Se accede a la caché de datos mediante dos buses de 128 bits. La caché de datos consta de ocho bancos separados por límites de 32 bits. Utiliza una política de escritura diferida. La caché de datos escribe en la caché L2 mediante su propio bus unidireccional de 128 bits.

La caché de segundo nivel tiene una capacidad de 1 o 2  MB y la asociatividad de conjuntos depende de la capacidad.

bus del sistema

El microprocesador cuenta con un bus de sistema de 128 bits que funciona a 260  MHz. El bus puede operar en dos modos: velocidad de datos simple (SDR) o velocidad de datos doble (DDR), lo que proporciona un ancho de banda máximo de 4,16 u 8,32  GB/s, respectivamente.

Físico

El SPARC64 V constaba de 191 millones de transistores, de los cuales 19 millones estaban contenidos en circuitos lógicos. [ 10 ] Fue fabricado en un proceso de silicio sobre aislante ( SOI ) de ocho capas de metalización de cobre de 0,13  μm , [ 11 ] . El chip medía 18,14 mm por 15,99 mm para un área de chip de 290 mm 2 . [ 10 ]   

Eléctrico

A 1,3  GHz, el SPARC64 V tiene una disipación de potencia de 34,7  W. [ 10 ] Los servidores Fujitsu PrimePower que utilizan el SPARC64 V suministran un voltaje ligeramente superior al microprocesador para que pueda operar a 1,35  GHz. El aumento del voltaje y la frecuencia de operación incrementaron la disipación de potencia a ~45  W. [ 12 ]

SPARC64 V+

El SPARC64 V+ , con nombre en clave "Olympus-B", es un desarrollo posterior del SPARC64 V. Las mejoras con respecto al SPARC64 V incluyeron frecuencias de reloj más altas de 1,82 a 2,16  GHz y una caché L2 más grande de 3 o 4  MB. [ 1 ]

El primer SPARC64 V+, una  versión de 1,89 GHz, se lanzó en septiembre de 2004 en los Fujitsu PrimePower 650 y 850. En diciembre de 2004,  se lanzó una versión de 1,82 GHz en el PrimePower 2500. Estas versiones tienen una  caché L2 de 3 MB. [ 13 ] En febrero de 2006, se introdujeron cuatro versiones:  versiones de 1,65 y 1,98 GHz con  cachés L2 de 3 MB lanzadas en los PrimePower 250 y 450; y versiones de 2,08 y 2,16  GHz con  cachés L2 de 4 MB lanzadas en modelos de gama media y alta. [ 14 ]

Contenía aproximadamente 400 millones de transistores en un chip de 18,46  mm x 15,94  mm para un área de 294,25  mm² . Fue fabricado en un proceso CMOS de 90  nm con diez niveles de interconexión de cobre . [ 6 ]

SPARC64 VI

El SPARC64 VI , con nombre en clave Olympus-C, es un procesador de dos núcleos (el primer procesador SPARC64 multinúcleo) que sucedió al SPARC64 V+ . Fujitsu lo fabrica en un proceso CMOS de silicio sobre aislante  (SOI) de 90 nm y 10 capas de cobre , lo que permitió integrar dos núcleos y una caché L2 en un solo chip. Cada núcleo es un procesador SPARC64 V+ modificado. Una de las principales mejoras es la adición de multihilo bidireccional de grano grueso (CMT), que Fujitsu denominó multihilo vertical (VMT). En CMT, qué hilo se ejecuta se determina mediante tiempo compartido, o si el hilo está ejecutando una operación de alta latencia, la ejecución se cambia al otro hilo. [ 15 ] La adición de CMT requirió la duplicación del contador de programa y los registros de control, enteros y de punto flotante, de modo que hay un conjunto de cada uno para cada hilo. También se añadió una instrucción de multiplicación-suma fusionada de punto flotante (FMA), siendo el primer procesador SPARC en hacerlo. [ 8 ]

Los núcleos comparten una  caché L2 unificada integrada de 6 MB. La caché L2 es asociativa por conjuntos de 12 vías y tiene líneas de 256 bytes. Se accede a la caché a través de dos buses unidireccionales: un bus de lectura de 256 bits y un bus de escritura de 128 bits. El SPARC64 VI cuenta con un nuevo bus de sistema, el bus Jupiter. El SPARC64 VI constaba de 540 millones de transistores. El chip mide 20,38  mm x 20,67  mm (421,25  mm² ) .

El SPARC64 VI iba a ser introducido originalmente a mediados de 2004 en los servidores PrimePower de Fujitsu. El desarrollo de los PrimePower se canceló después de que Fujitsu y Sun Microsystems anunciaran en junio de 2004 su colaboración en nuevos servidores denominados Advanced Product Line (APL). Estos servidores estaban programados para ser presentados a mediados de 2006, pero se retrasaron hasta abril de 2007, cuando se presentaron como SPARC Enterprise . Los procesadores SPARC64 VI incluidos en el SPARC Enterprise en su anuncio eran una  versión de 2,15 GHz con una caché L2 de 5  MB, y versiones de 2,28 y 2,4  GHz con  cachés L2 de 6 MB. [ 16 ]

SPARC64 VII

El SPARC64 VII (anteriormente llamado SPARC64 VI+), [ 17 ] con nombre en clave Jupiter , [ 18 ] es un desarrollo posterior del SPARC64 VI anunciado en julio de 2008. [ 18 ] Es un microprocesador de cuatro núcleos. Cada núcleo es capaz de multihilo simultáneo bidireccional (SMT), que reemplaza al multihilo bidireccional de grano grueso , denominado multihilo vertical (VMT) por Fujitsu. Por lo tanto, puede ejecutar ocho hilos simultáneamente. [ 19 ] Otros cambios incluyen más características RAS ; el archivo de registros enteros ahora está protegido por ECC, y el número de verificadores de errores se ha aumentado a alrededor de 3400. Consta de 600 millones de transistores, tiene un tamaño de 21,31  mm  ×  20,86  mm (444,63  mm 2 ) y es fabricado por Fujitsu en su proceso CMOS de 65  nm con interconexión de cobre.

El SPARC64 VII se incluyó en el SPARC Enterprise . Es compatible en zócalo con su predecesor, el SPARC64 VI, y es actualizable en campo. Los SPARC64 VII podían coexistir, mientras operaban a su frecuencia de reloj nativa, junto con los SPARC64 VI. [ 20 ] Las primeras versiones del SPARC64 VII fueron una  versión de 2,4 GHz con una  caché L2 de 5 MB utilizada en el SPARC Enterprise M4000 y M5000, y una  versión de 2,52 GHz con una  caché L2 de 6 MB. [ 18 ] El 28 de octubre de 2008, se introdujo una  versión de 2,52 GHz con una caché L2 de 5 MB en el SPARC Enterprise M3000. [ 21 ] El 13 de octubre de 2009, Fujitsu y Sun presentaron nuevas versiones del SPARC64 VII (nombre en clave Jupiter+ ), [ 22 ] una versión de 2,53 GHz con una caché L2 de 5,5 MB para los M4000 y M5000, y una versión de 2,88 GHz con una caché L2 de 6 MB para los M8000 y M9000. [ 23 ] El 12 de enero de 2010, se presentó una versión de 2,75 GHz con una caché L2 de 5 MB en el M3000. [ 24 ]       

SPARC64 VII+

El SPARC64 VII+ ( Jupiter-E ), [ 25 ] denominado M3 por Oracle, [ 25 ] es un desarrollo posterior del SPARC64 VII. La frecuencia de reloj se incrementó hasta 3  GHz y el tamaño de la caché L2 se duplicó a 12  MB. Esta versión se anunció el 2 de diciembre de 2010 para los servidores SPARC Enterprise M8000 y M9000 de gama alta. [ 26 ] Estas mejoras dieron como resultado un aumento aproximado del 20% en el rendimiento general. Una  versión de 2,66 GHz fue para los modelos de gama media M4000 y M5000. [ 25 ] El 12 de abril de 2011, se anunció una  versión de 2,86 GHz con dos o cuatro núcleos y una  caché L2 de 5,5 MB para el M3000 de gama baja. [ 27 ] [ 25 ] El VII+ es compatible en socket con su predecesor, el VII. Los servidores SPARC Enterprise M-Series de gama alta existentes pueden actualizarse a los procesadores VII+ en el campo. [ 28 ]

SPARC64 VIIIfx

Una unidad de procesamiento K con cuatro procesadores SPARC64 VIIIfx (debajo de los intercambiadores de calor más grandes ).

El SPARC64 VIIIfx ( Venus ) es un procesador de ocho núcleos basado en el SPARC64 VII diseñado para computación de alto rendimiento (HPC). [ 29 ] En consecuencia, el VIIIfx no sucedió al VII, sino que existió simultáneamente con él. Consta de 760 millones de transistores, mide 22,7  mm x 22,6  (513,02  mm² ) , se fabrica con el proceso CMOS de 45 nm de Fujitu con interconexiones de cobre y tiene 1271 pines de E/S. El VIIIfx tiene un rendimiento máximo a 2  GHz de 128 GFLOPS y un consumo de energía típico de 58 W a 30 °C para una eficiencia de 2,2 GFLOPS/W. El VIIIfx tiene cuatro controladores de memoria integrados para un total de ocho canales de memoria . Se conecta a 64 GB de SDRAM DDR3 y tiene un ancho de banda de memoria máximo de 64 GB/s. [ 30 ]      

Historia

El VIIIfx fue desarrollado para el Proyecto de Supercomputadora de Próxima Generación (también llamado Kei Soku Keisenki y Proyecto Keisoku), iniciado por el Ministerio de Educación, Cultura, Deportes, Ciencia y Tecnología de Japón en enero de 2006. El proyecto tenía como objetivo producir la supercomputadora más rápida del mundo, con un rendimiento superior a 10  PFLOPS para marzo de 2011. Las empresas contratadas para desarrollar la supercomputadora fueron Fujitsu, Hitachi y NEC . Originalmente, la supercomputadora se concibió con una arquitectura híbrida que contenía procesadores escalares y vectoriales . El VIIIfx, diseñado por Fujitsu, iba a ser el procesador escalar, mientras que el procesador vectorial iba a ser diseñado conjuntamente por Hitachi y NEC. Sin embargo, debido a la crisis financiera de 2008 , Hitachi y NEC anunciaron en mayo de 2009 que abandonarían el proyecto, ya que la fabricación del hardware del que eran responsables les generaría pérdidas financieras. Posteriormente, Fujitsu rediseñó la supercomputadora para utilizar el VIIIfx como su único tipo de procesador.

Para 2010, la supercomputadora que se construiría mediante el proyecto se denominó computadora K. Ubicada en el Instituto Avanzado de Ciencias Computacionales (AICS) de RIKEN en Kobe , Japón; [ 31 ] [ 32 ] [ 33 ] obtiene su rendimiento de 88 128 procesadores VIIIfx. En junio de 2011, el Comité del Proyecto TOP500 anunció que la computadora K (aún incompleta con solo 68 544 procesadores) superó la prueba de rendimiento LINPACK con 8,162 PFLOPS , alcanzando el 93 % de su rendimiento máximo, lo que la convirtió en la supercomputadora más rápida del mundo en ese momento. [ 32 ] [ 34 ] [ 35 ] [ 36 ] 

Descripción

El núcleo VIIIfx se basa en el del SPARC64 VII con numerosas modificaciones para HPC, concretamente las Extensiones Computacionales de Aritmética de Alto Rendimiento (HPC-ACE), una extensión diseñada por Fujitsu para la arquitectura SPARC V9. Se eliminó el multihilo de grano grueso del front-end, se redujo a la mitad el tamaño de la caché de instrucciones L1 a 32  KB; y se redujo el número de entradas de la caché de direcciones de destino de bifurcación (BTAC) de 8192 a 1024, y su asociatividad de ocho a dos; además, se insertó una etapa de pipeline adicional antes del decodificador de instrucciones. Esta etapa admitía el mayor número de registros enteros y de punto flotante definidos por HPC-ACE. La arquitectura SPARC V9 fue diseñada para tener solo 32 registros enteros y 32 de números de punto flotante. La codificación de instrucciones SPARC V9 limitaba el número de registros especificables a 32. Para especificar los registros adicionales, HPC-ACE dispone de una instrucción de "prefijo" que sigue inmediatamente a una o dos instrucciones SPARC V9. Esta instrucción de prefijo contiene (principalmente) las partes de los números de registro que no caben dentro de una instrucción SPARC V9. En esta etapa adicional de la segmentación, se combinan hasta cuatro instrucciones SPARC V9 con hasta dos instrucciones de prefijo de la etapa anterior. Las instrucciones combinadas se decodifican en la siguiente etapa de la segmentación.

El back-end también se modificó profundamente. El número de entradas de estación de reserva para instrucciones de salto y de enteros se redujo a seis y diez, respectivamente. Se añadieron registros tanto al archivo de registros de enteros como al de punto flotante: el archivo de registros de enteros ganó 32, y hubo un total de 256 registros de punto flotante. Los registros de enteros adicionales no forman parte de las ventanas de registro definidas por SPARC V9, pero siempre son accesibles a través de la instrucción de prefijo; y los 256 registros de punto flotante podían ser utilizados tanto por instrucciones escalares de punto flotante como por instrucciones SIMD de enteros y de punto flotante. Se añadió una etapa de pipeline adicional al inicio del pipeline de ejecución de punto flotante para acceder al archivo de registros de punto flotante más grande. Las instrucciones SIMD de 128 bits de HPC-ACE se implementaron añadiendo dos unidades de punto flotante adicionales para un total de cuatro. La ejecución SIMD puede realizar hasta cuatro operaciones de multiplicación-suma fusionadas de precisión simple o doble (ocho FLOPs) por ciclo. El número de entradas en la cola de carga se incrementó de 16 a 20, y el tamaño de la caché de datos L1 se redujo a la mitad, a 32  KB. El número de entradas en la pila de confirmación, que determinaba la cantidad de instrucciones que podían estar en ejecución en el back-end, se redujo de 64 a 48.

Especificaciones varias

  • Rango de direcciones físicas: 41  bits
  • Cache:
  • L1: 32 KB de datos asociativos bidireccionales por conjuntos , 32 KB de instrucciones asociativas bidireccionales por conjuntos (línea de caché de 128 bytes), sectorizada  
  • L2: 6 MB , asociativa por conjuntos de 12 vías (línea de 128 bytes), con hash de índice, sectorizada. 
  • Una micro-TLB de 16 entradas; y una TLB asociativa de cuatro vías de 256 entradas para instrucciones.
  • Una TLB asociativa de cuatro vías con 512 entradas para datos, sin caché de víctimas.
  • Tamaños de página: 8  KB, 64  KB, 512  KB, 4  MB, 32  MB, 256  MB, 2  GB

SPARC64 IXfx

El SPARC64 IXfx es una versión mejorada del SPARC64 VIIIfx diseñado por Fujitsu y LSI [ 37 ] revelado por primera vez en el anuncio de la supercomputadora PRIMEHPC FX10 el 7 de noviembre de 2011. [ 38 ] Junto con el PRIMEHPC FX10, es una comercialización de las tecnologías que aparecieron por primera vez en la VIIIfx y la computadora K. En comparación con la VIIIfx, las mejoras organizativas incluyeron duplicar el número de núcleos a 16, duplicar la cantidad de caché L2 compartida a 12  MB y aumentar el ancho de banda máximo de la memoria DDR3 SDRAM a 85  GB/s. El IXfx opera a 1,848  GHz, tiene un rendimiento máximo de 236,5  GFLOPS y consume 110  W para una eficiencia energética de más de 2  GFLOPS por vatio. [ 39 ] [ 37 ] Consistía en mil millones de transistores y se implementó en un  proceso CMOS de 40 nm con interconexiones de cobre. [ 40 ]

SPARC64 X

El SPARC64 X es un microprocesador de servidor de 16 núcleos anunciado en 2012 y utilizado en los servidores M10 de Fujitsu (que también son comercializados por Oracle). El SPARC64 X se basa en el SPARC64 VII+ con mejoras significativas en su organización de núcleos y chips. Los núcleos se mejoraron con la inclusión de una tabla de historial de patrones para la predicción de bifurcaciones , ejecución especulativa de cargas , más unidades de ejecución, soporte para la extensión HPC-ACE (originalmente del SPARC64 VIIIfx), una canalización más profunda para una  frecuencia de reloj de 3,0 GHz y aceleradores para criptografía , bases de datos y funciones de conversión y aritmética de números de coma flotante decimal. Los 16 núcleos comparten una  caché L2 asociativa de 24 MB y 24 vías unificada. Las mejoras en la organización del chip incluyen cuatro controladores de memoria DDR3 SDRAM integrados , multiprocesamiento simétrico de cuatro vías sin adhesivo , diez canales SERDES para escalabilidad de multiprocesamiento simétrico a 64 zócalos y dos controladores PCI Express 3.0 integrados . El SPARC64 X contiene 2950 millones de transistores, mide 23,5  mm x 25  mm (587,5  mm² ) y se fabrica mediante un  proceso CMOS de 28 nm con interconexiones de cobre. [ 41 ] [ 40 ]

SPARC64 X+

El SPARC64 X+ es un procesador SPARC64 X mejorado, anunciado en 2013. Presenta mejoras menores en la organización del núcleo y una  frecuencia de reloj más alta de 3,5 GHz, obtenida mediante un mejor diseño y disposición del circuito. Contenía 2990 millones de transistores, medía 24  mm x 25  mm (600  mm² ) y se fabricaba con el mismo proceso que el SPARC64 X. [ 42 ] [ 43 ] El 8 de abril de 2014, se pusieron a disposición componentes con una velocidad  de 3,7 GHz en respuesta a la introducción de los nuevos modelos Xeon E5 y E7 de Intel y la inminente introducción del POWER8 de IBM . [ 44 ]

SPARC64 XIfx

Fujitsu presentó el SPARC64 XIfx en agosto de 2014 en el simposio Hot Chips. [ 45 ] Se utiliza en la supercomputadora Fujitsu PRIMEHPC FX100, que sucedió a la PRIMEHPC FX10 . [ 46 ] [ 47 ] El XIfx opera a 2,2  GHz y tiene un rendimiento máximo de 1,1  TFLOPS. [ 48 ] Consta de 3750 millones de transistores y es fabricado por Taiwan Semiconductor Manufacturing Company en su proceso de puerta metálica de alta κ (HKMG) de 20 nm . El Microprocessor Report estimó que el chip tiene un área de 500 mm² y un consumo de energía típico de 200 W. [ 45 ]  

El XIfx tiene 34 núcleos, 32 de los cuales son núcleos de cómputo utilizados para ejecutar aplicaciones de usuario, y 2 núcleos auxiliares utilizados para ejecutar el sistema operativo y otros servicios del sistema. La delegación de aplicaciones de usuario y el sistema operativo a núcleos dedicados mejora el rendimiento al garantizar que las cachés privadas de los núcleos de cómputo no se compartan ni se vean afectadas por instrucciones y datos ajenos a las aplicaciones. Los 34 núcleos se organizan además en dos Grupos de Memoria de Núcleo ( CMG ), cada uno compuesto por 16 núcleos de cómputo y 1 núcleo auxiliar que comparten una  caché unificada L2 de 12 MB. La división de los núcleos en CMG permitió integrar 34 núcleos en un solo chip al facilitar la implementación de la coherencia de caché y evitar la necesidad de compartir la caché L2 entre 34 núcleos. Los dos CMG comparten la memoria a través de una organización ccNUMA .

El núcleo XIfx se basó en el SPARC64 X+ con mejoras organizativas. El XIfx implementa una versión mejorada de las extensiones HPC-ACE (HPC-ACE2), que duplicó el ancho de las unidades SIMD a 256 bits y añadió nuevas instrucciones SIMD. En comparación con el SPARC64 IXfx, el XIfx presenta una mejora de un factor de 3,2 para precisión doble y de 6,1 para precisión simple. Para complementar el mayor ancho de banda de las unidades SIMD, el ancho de banda de la caché L1 se incrementó a 4,4  TB/s.

Las mejoras en la organización del SoC se centraron en las interfaces de memoria e interconexión. Los controladores de memoria integrados se reemplazaron por cuatro interfaces Hybrid Memory Cube (HMC) para reducir la latencia de la memoria y mejorar el ancho de banda de la misma. Según el Microprocessor Report , el IXfx fue el primer procesador en utilizar HMC. [ 45 ] El XIfx está conectado a 32  GB de memoria proporcionados por ocho  HMC de 4 GB. Los HMC son versiones de 16 carriles, con cada carril operando a 15  Gbit/s. Cada CMG tiene dos interfaces HMC, y cada interfaz HMC está conectada a dos HMC a través de sus propios puertos. Cada CMG tiene un ancho de banda de memoria de 240  GB/s (120  GB/s de entrada y 120  GB/s de salida).

El XIfx sustituyó los diez canales SERDES de un controlador de interconexión Tofu externo por un controlador integrado de diez puertos para la interconexión Tofu2 de segunda generación. Tofu2 es una red de malla/toro 6D con un  ancho de banda dúplex completo de 25 GB/s (12,5  GB/s por dirección, 125  GB/s para diez puertos) y una arquitectura de enrutamiento mejorada.

Futuro

Fujitsu anunció en la Conferencia Internacional de Supercomputación de junio de 2016 que su futura supercomputadora de exaescala contará con procesadores de diseño propio que implementan la arquitectura ARMv8 . El A64FX implementará extensiones a la arquitectura ARMv8, equivalentes a HPC-ACE2, que Fujitsu está desarrollando con ARM Holdings . [ 49 ]

SPARC64 XII

SPARC64 XII se lanzó en 2017 con los servidores SPARC M12 de Fujitsu. Nominalmente cuenta con 12 núcleos, pero al igual que POWER9 de IBM , lanzado el mismo año, cada uno de los doce núcleos consta de dos pipelines separados. Los únicos recursos compartidos entre los pipelines del núcleo SPARC64 XII son la TLB  , la caché de instrucciones L1 y la caché L2, y como resultado, el rendimiento de un solo hilo es prácticamente el mismo que el de SPARC64 X. SPARC64 XII opera a una frecuencia base de hasta 4,25 GHz y  una frecuencia turbo de 4,35 GHz. El tamaño del chip es de 25,8 mm × 30,8 mm (795 mm² ) , y contiene 5450 millones de transistores fabricados con el proceso de 20 nm de TSMC . Cada uno de los dos pipelines de un núcleo puede obtener 8 instrucciones, decodificar 4 instrucciones y ejecutar 6 instrucciones por ciclo, y admite 4 hilos SMT (para 96 ​​hilos por CPU). Cada pipeline tiene una caché de datos L1 privada de 32 KB y 4 vías, y dos pipelines comparten una caché de instrucciones L1 asociativa de 64 KB y 4 vías, y una caché L2 asociativa de 512 KB y 16 vías. SPARC64 XII es la primera CPU SPARC de Fujitsu con caché L3 (32 MB y 16 vías). El número de puertos PCIe 3.0 de 8 carriles se ha duplicado a 4 por chip. La velocidad de la memoria se ha incrementado en un 50 % hasta 2400 MT/s, lo que eleva el ancho de banda combinado teórico de los ocho canales DDR4 del chip a 153 GB/s, y la capacidad por CPU es de hasta 1,5 TB en 24 ranuras. Dos CPU se conectan en un Building Block, y se pueden conectar hasta 16 Building Blocks para crear un servidor de 32 CPU con hasta 48 TB de capacidad de memoria. [ 50 ] [ 51 ]

Referencias

  1. 1 2 Morgan, Timothy Prickett (23 de febrero de 2006). "Fujitsu traza la hoja de ruta de Sparc64 más allá de 2010" . The Unix Guardian . Archivado del original el 12 de marzo de 2006.
  2. ↑ Diefendorff, Keith (15 de noviembre de 1999). "Hal hace volar a los Sparcs". Microprocessor Report . 13 (5).
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Fuentes

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Lecturas adicionales

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  • Ando, ​​H.; Yoshida, Y.; Inoue, A.; Sugiyama, I.; Asakawa, T.; Morita, K.; Muta, T.; Motokurumada, T.; Okada, S.; Yamashita, H.; Satsukawa, Y.; Konmoto, A.; Yamashita, R.; Sugiyama, H. (2003). Un microprocesador SPARC64 de quinta generación a 1,3GHz . Jornada de Automatización del Diseño. págs. 702– 705. doi : 10.1145/775832.776010 . ISBN  1-58113-688-9.
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SPARC64 XIfx
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  • Servidores Fujitsu SPARC y hoja de ruta
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  • Supercomputadoras Fujitsu PRIMEHPC FX100/FX10 en Wayback Machine (archivado el 25/03/2025)
  • Procesador de alto rendimiento SPARC64 X en Wayback Machine (archivado el 19 de agosto de 2025)
  • Procesador multinúcleo de la serie SPARC64 en Wayback Machine (archivado el 30/09/2025)