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Articulo de referencia

Circuito casi insensible al retardo

Un circuito cuasi-insensible al retardo (circuito QDI) es una metodología de diseño de circuitos asíncronos empleada en el diseño de lógica digital . Desarrollados en respuesta ...

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Un circuito cuasi-insensible al retardo (circuito QDI) es una metodología de diseño de circuitos asíncronos empleada en el diseño de lógica digital . Desarrollados en respuesta a los desafíos de rendimiento que plantea la construcción de arquitecturas multinúcleo submicrométricas con diseños síncronos convencionales, los circuitos QDI presentan un menor consumo de energía, una segmentación extremadamente fina , una alta robustez frente a las variaciones de proceso, voltaje y temperatura , funcionamiento bajo demanda (basado en eventos) y un tiempo de finalización dependiente de los datos.

Descripción general

Ventajas

  • Resistente a variaciones de proceso , fluctuaciones de temperatura, rediseño de circuitos y reasignación de FPGA .
  • La secuenciación de eventos naturales facilita la creación de circuitos de control complejos.
  • La limitación automática del reloj y el tiempo de ciclo dependiente del cálculo pueden ahorrar energía dinámica y aumentar el rendimiento al optimizar las características de la carga de trabajo en el caso promedio en lugar del peor caso.

Desventajas

  • Las codificaciones insensibles al retardo generalmente requieren el doble de cables para la misma cantidad de datos.
  • Los protocolos y codificaciones de comunicación generalmente requieren el doble de dispositivos para la misma funcionalidad.

Papas fritas

Los circuitos QDI se han utilizado para fabricar un gran número de chips de investigación, de los cuales a continuación se muestra una pequeña selección.

Teoría

Circuito de tuberías QDI
Sistema de reglas de eventos de canalización QDI

El circuito QDI más simple es un oscilador de anillo implementado mediante un ciclo de inversores . Cada puerta lógica controla dos eventos en su nodo de salida. La red de polarización ascendente (pull-up) lleva la tensión del nodo de GND a Vdd, o bien la red de polarización descendente (pull-down) de VDD a GND. Esto proporciona al oscilador de anillo un total de seis eventos.

Se pueden conectar varios ciclos mediante una puerta lógica de múltiples entradas. Un elemento c , que espera a que sus entradas coincidan antes de copiar el valor a su salida, puede utilizarse para sincronizar varios ciclos. Si un ciclo llega al elemento c antes que otro, se ve obligado a esperar. La sincronización de tres o más de estos ciclos crea una secuencia que permite que los ciclos se activen uno tras otro.

Si se sabe que los ciclos son mutuamente excluyentes , se pueden conectar mediante lógica combinacional ( AND , OR ). Esto permite que el ciclo activo continúe independientemente de los ciclos inactivos y se utiliza generalmente para implementar codificaciones insensibles a la latencia .

Para sistemas más grandes, esto es demasiado difícil de gestionar. Por lo tanto, se dividen en procesos . Cada proceso describe la interacción entre un conjunto de ciclos agrupados en canales , y el límite del proceso divide estos ciclos en puertos de canal . Cada puerto tiene un conjunto de nodos de solicitud que tienden a codificar datos y nodos de acuse de recibo que tienden a no contener datos. El proceso que impulsa la solicitud es el emisor, mientras que el proceso que impulsa el acuse de recibo es el receptor . Ahora bien, el emisor y el receptor se comunican utilizando ciertos protocolos [ síntesis 1 ] y el desencadenamiento secuencial de acciones de comunicación de un proceso al siguiente se modela como un token que recorre la tubería.

Estabilidad y no interferencia

El correcto funcionamiento de un circuito QDI requiere que los eventos se limiten a transiciones digitales monótonas . La inestabilidad ( fallo ) o la interferencia ( cortocircuito ) pueden forzar al sistema a estados ilegales, causando resultados incorrectos/inestables, interbloqueo y daños en el circuito. La estructura cíclica descrita anteriormente que garantiza la estabilidad se denomina reconocimiento . Una transición T1reconoce a otra T2si existe una secuencia causal de eventos de T1a T2que impide T2que ocurra hasta T1que se haya completado. [ temporización 1 ] [ temporización 2 ] [ temporización 3 ] Para un circuito DI, cada transición debe reconocer cada entrada a su puerta asociada. Para un circuito QDI, existen algunas excepciones en las que la propiedad de estabilidad se mantiene utilizando supuestos de temporización garantizados con restricciones de diseño en lugar de causalidad. [ diseño 1 ]

Suposición de bifurcación isocrónica

Una bifurcación isocrónica es una bifurcación de cable en la que un extremo no reconoce la transición que impulsa el cable. Un buen ejemplo de dicha bifurcación se puede encontrar en la implementación estándar de un medio búfer de precarga . Hay dos tipos de bifurcaciones isocrónicas. Una bifurcación isocrónica asimétrica supone que la transición en el extremo que no reconoce ocurre antes o cuando la transición ha sido observada en el extremo que reconoce. Una bifurcación isocrónica simétrica garantiza que ambos extremos observan la transición simultáneamente. En los circuitos QDI, cada transición que impulsa una bifurcación de cable debe ser reconocida por al menos un extremo de esa bifurcación. Este concepto fue introducido por primera vez por AJ Martin para distinguir entre circuitos asíncronos que satisfacen los requisitos QDI y aquellos que no. Martin también estableció que es imposible diseñar sistemas útiles sin incluir al menos algunas bifurcaciones isocrónicas dadas suposiciones razonables sobre los elementos de circuito disponibles. [ temporización 3 ] Durante mucho tiempo se pensó que las bifurcaciones isocrónicas eran el compromiso más débil lejos de los sistemas totalmente insensibles al retardo.

De hecho, cada puerta CMOS tiene una o más bifurcaciones isocrónicas internas entre las redes de polarización ascendente y descendente. La red de polarización descendente solo reconoce las transiciones ascendentes de las entradas, mientras que la red de polarización ascendente solo reconoce las transiciones descendentes.

Suposición de trayectoria adversaria

La suposición de la ruta adversaria también aborda las bifurcaciones de cables, pero es en última instancia más débil que la suposición de bifurcación isocrónica. En algún punto del circuito después de una bifurcación de cables, las dos rutas deben volver a fusionarse en una sola. La ruta adversaria es la que no reconoce la transición en la bifurcación de cables. Esta suposición establece que la transición que se propaga por la ruta de reconocimiento llega al punto de fusión después de que lo hubiera hecho por la ruta adversaria. [ temporización 2 ] Esto extiende efectivamente la suposición de bifurcación isocrónica más allá de los límites del cable bifurcado y a las rutas conectadas de las compuertas.

Suposición de sincronización de medio ciclo

Esta suposición flexibiliza aún más los requisitos de QDI en la búsqueda del rendimiento. El elemento c es, en efecto, tres compuertas: la lógica, el controlador y la retroalimentación, y no es inversor. Esto se vuelve engorroso y costoso si se necesita una gran cantidad de lógica. El teorema de reconocimiento establece que el controlador debe reconocer la lógica. La suposición de temporización de medio ciclo supone que el controlador y la retroalimentación se estabilizarán antes de que se permita la conmutación de las entradas a la lógica. [ temporización 4 ] Esto permite al diseñador usar la salida de la lógica directamente, omitiendo el controlador y logrando ciclos más cortos para un procesamiento de mayor frecuencia.

Compuertas de complejos atómicos

Gran parte de la literatura sobre síntesis automática utiliza compuertas complejas atómicas . Se supone que un árbol de compuertas realiza una transición completa antes de que cualquiera de las entradas en las hojas del árbol pueda volver a cambiar. [ temporización 5 ] [ temporización 6 ] Si bien esta suposición permite que las herramientas de síntesis automática eviten el problema de la reorganización de burbujas, la fiabilidad de estas compuertas suele ser difícil de garantizar.

Sincronización relativa

La sincronización relativa es un marco para formular e implementar suposiciones de temporización arbitrarias en circuitos QDI. Representa una suposición de temporización como un arco de causalidad virtual para completar un ciclo interrumpido en el grafo de eventos. Esto permite a los diseñadores razonar sobre las suposiciones de temporización como un método para lograr circuitos con mayor rendimiento y eficiencia energética, sacrificando sistemáticamente la robustez. [ timing 7 ] [ timing 8 ]

Representaciones

Procesos de hardware comunicantes (CHP)

Los procesos de hardware comunicantes (CHP) son una notación de programación para circuitos QDI inspirada en los procesos secuenciales comunicantes (CSP) de Tony Hoare y los comandos protegidos de Edsger W. Dijkstra . La sintaxis se describe a continuación en orden descendente de precedencia. [ síntesis 2 ]

  • Skipskip no hace nada. Simplemente actúa como un marcador de posición para las condiciones de paso.
  • La asignación sin datosa+ establece el voltaje del nodo aa Vdd mientras que a-establece el voltaje de aa GND.
  • La asignación evalúa la expresión y luego asigna el valor resultante a la variable .a := eea
  • SendX!e evalúa la expresión ey luego envía el valor resultante a través del canalX . X!Es un envío sin datos.
  • La recepciónX?a espera hasta que haya un valor válido en el canalX y luego asigna ese valor a la variablea . X?Es una recepción sin datos.
  • La sonda#X devuelve el valor que está esperando en el canalX sin ejecutar la recepción.
  • La composición simultáneaS * T ejecuta los fragmentos del procesoS al Tmismo tiempo.
  • La composición paralela internaS, T ejecuta los fragmentos del procesoS en Tcualquier orden.
  • La composición secuencialS; T ejecuta los fragmentos del procesoS seguidos de T.
  • La composición paralelaS || T ejecuta los fragmentos del procesoS en Tcualquier orden. Esto es funcionalmente equivalente a la composición paralela interna, pero con menor precedencia.
  • La selección determinista[G0 -> S0[]G1 -> S1[]...[]Gn -> Sn] implementa la elección en la que G0,G1,...,Gnhay guardas que son expresiones booleanas sin datos o expresiones de datos que se convierten implícitamente usando una verificación de validez y S0,S1,...,Snson fragmentos de proceso . La selección determinista espera hasta que una de las guardas se evalúe a Vdd, luego procede a ejecutar el fragmento de proceso asociado a la guarda . Si dos guardas se evalúan a Vdd durante el mismo intervalo de tiempo, ocurre un error. [G]es una abreviatura de [G -> skip]y simplemente implementa una espera.
  • La selección no determinista[G0 -> S0:G1 -> S1:...:Gn -> Sn] es igual que la selección determinista, excepto que se permite que más de una condición de guarda se evalúe a Vdd. Solo se ejecuta el fragmento de proceso asociado con la primera condición de guarda que se evalúe a Vdd.
  • Repetición*[G0 -> S0[]G1 -> S1[]...[]Gn -> Sn] o *[G0 -> S0:G1 -> S1:...:Gn -> Sn]es similar a las declaraciones de selección asociadas excepto que la acción se repite mientras cualquier condición se evalúa a Vdd. *[S]es una forma abreviada de *[Vdd -> S]e implementa repetición infinita.

Expansiones del apretón de manos (HSE)

Las expansiones de protocolo de enlace son un subconjunto de CHP en el que los protocolos de canal se expanden en guardas y asignaciones, y solo se permiten operadores sin datos. Esta es una representación intermedia hacia la síntesis de circuitos QDI.

redes de Petri (NP)

Una red de Petri (NP) es un grafo bipartito de lugares y transiciones que se utiliza como modelo para circuitos QDI. Las transiciones en la red de Petri representan cambios de voltaje en los nodos del circuito. Los lugares representan los estados parciales entre transiciones. Un token dentro de un lugar actúa como un contador de programa que identifica el estado actual del sistema, y ​​pueden existir varios tokens simultáneamente en una red de Petri. Sin embargo, para los circuitos QDI, la presencia de varios tokens en el mismo lugar constituye un error.

Cuando una transición tiene tokens en cada lugar de entrada, se habilita. Al activarse la transición, los tokens se eliminan de los lugares de entrada y se crean nuevos tokens en todos los lugares de salida. Esto significa que una transición con múltiples lugares de salida es una división paralela y una transición con múltiples lugares de entrada es una fusión paralela. Si un lugar tiene múltiples transiciones de salida, cualquiera de ellas podría activarse. Sin embargo, al hacerlo, se eliminaría el token del lugar y se impediría la activación de cualquier otra transición. Esto implementa, en efecto, la elección. Por lo tanto, un lugar con múltiples transiciones de salida es una división condicional y un lugar con múltiples transiciones de entrada es una fusión condicional.

Sistemas de reglas de eventos (ER)

Los sistemas de reglas de eventos (ER) utilizan una notación similar para implementar un subconjunto restringido de la funcionalidad de las redes de Petri, que incluye transiciones y arcos, pero no lugares. Esto significa que el sistema ER básico carece de la capacidad de elección implementada mediante divisiones y fusiones condicionales en una red de Petri, así como de la capacidad de disyunción implementada mediante fusiones condicionales. El sistema ER básico tampoco permite la retroalimentación.

Si bien las redes de Petri se utilizan para modelar la lógica del circuito, un sistema ER modela la temporización y el rastro de ejecución del circuito, registrando los retrasos y las dependencias de cada transición. Esto se utiliza generalmente para determinar qué compuertas deben ser más rápidas y cuáles pueden ser más lentas, optimizando el dimensionamiento de los dispositivos en el sistema. [ dimensionamiento 1 ]

Los sistemas de reglas de eventos repetitivos (RER) añaden retroalimentación doblando la traza sobre sí misma y marcando el punto de plegado con una marca de graduación. [ dimensionamiento 1 ] Los sistemas de reglas de eventos extendidos (XER) añaden disyunción. [ dimensionamiento 2 ]

Conjunto de reglas de producción (PRS)

Una regla de producción especifica la red pull-up o pull-down de una puerta en un circuito QDI y sigue la sintaxis G -> Sen la que Ges una guarda como se describió anteriormente y Ses una o más asignaciones sin datos en paralelo como se describió anteriormente. En los estados no cubiertos por las guardas, se supone que los nodos asignados permanecen en sus estados anteriores. Esto se puede lograr utilizando un estaticizador de retroalimentación débil o combinacional (mostrado en rojo). El ejemplo más básico es el elemento C en el que las guardas no cubren los estados donde Ay Bno son el mismo valor.

Síntesis

Medio búfer de condición débil sin datos 
Re y Lr -> _Rr- ~_Rr -> Rr+ Rr -> Le- ~Re y ~Lr -> _Rr+ _Rr -> Rr- ~Rr -> Le+
Medio buffer de precarga sin datos 
en & Lr -> _Rr- ~_Rr -> Rr+ Lr y Rr -> _Lv- ~_Lv -> Lv+ Lv -> Le- ~Le & ~Re -> _en+ _en -> en- ~en -> _Rr+ _Rr -> Rr- ~Lr y ~Rr -> _Lv+ _Lv -> Lv- ~Lv -> Le+ Le & Re -> _en- ~_en -> en+

Existen muchas técnicas para construir circuitos QDI, pero generalmente se pueden clasificar en dos estrategias.

Síntesis formal

La síntesis formal fue introducida por Alain Martin en 1991. [ síntesis 2 ] El método consiste en realizar transformaciones sucesivas del programa que demuestran mantener su corrección. El objetivo de estas transformaciones es convertir el programa secuencial original en un conjunto paralelo de procesos que se comunican entre sí, cada uno de los cuales se corresponde bien con una única etapa de la tubería. Las posibles transformaciones incluyen:

  • La proyección divide un proceso que tiene conjuntos de variables dispares y no interactivas en un proceso separado para cada conjunto. [ síntesis 3 ]
  • La descomposición de procesos divide un proceso con conjuntos de variables que interactúan mínimamente en un proceso separado por cada conjunto, en el que cada proceso se comunica con otro solo cuando es necesario a través de canales.
  • La coincidencia de holgura implica agregar etapas de canalización entre dos procesos que se comunican para aumentar el rendimiento general. [ síntesis 4 ]

Una vez que el programa se descompone en un conjunto de pequeños procesos comunicantes, se expande en expansiones de intercambio de claves (HSE) . Las acciones del canal se expanden en sus protocolos constituyentes y los operadores multibit se expanden en sus implementaciones de circuito. Estas HSE se reorganizan para optimizar la implementación del circuito reduciendo el número de dependencias. [ síntesis 5 ] Una vez que se decide la reorganización, se agregan variables de estado para desambiguar los estados del circuito para una codificación de estado completa . [ síntesis 6 ] A continuación, se derivan guardas mínimas para cada asignación de señal, produciendo reglas de producción. Hay varios métodos para hacer esto, incluyendo fortalecimiento de guardas , debilitamiento de guardas y otros. [ síntesis 2 ] Las reglas de producción no son necesariamente implementables en CMOS en este punto, por lo que la reorganización de burbujas mueve las inversiones de señal alrededor del circuito en un intento de hacerlo posible. Sin embargo, no se garantiza el éxito de la reorganización de burbujas. Aquí es donde generalmente se utilizan compuertas complejas atómicas en programas de síntesis automatizada.

Traducción dirigida por la sintaxis

La segunda estrategia, la traducción dirigida por sintaxis , fue introducida por primera vez en 1988 por Steven Burns. Esta busca un enfoque más simple a costa del rendimiento del circuito, al asignar cada sintaxis CHP a una plantilla de circuito compilada manualmente. [ síntesis 7 ] La ​​síntesis de un circuito QDI mediante este método implementa estrictamente el flujo de control tal como lo dicta el programa. Posteriormente , Philips Research Laboratories la adoptó en su implementación de Tangram. A diferencia del enfoque de Steven Burns, que utilizaba plantillas de circuito, Tangram asignaba la sintaxis a un conjunto estricto de celdas estándar, lo que facilitaba tanto el diseño como la síntesis. [ síntesis 8 ]

Síntesis con plantilla

Un enfoque híbrido introducido por Andrew Lines en 1998 transforma la especificación secuencial en especificaciones paralelas como en la síntesis formal, pero luego utiliza plantillas de canalización predefinidas para implementar esos procesos paralelos de manera similar a la traducción dirigida por la sintaxis. [ síntesis 9 ] Lines describió tres familias lógicas eficientes o reordenamientos .

Amortiguador de media condición débil (WCHB)

El búfer de condición débil de medio búfer (WCHB) es la familia lógica más simple y rápida con un ciclo de tubería de 10 transiciones (o 6 usando la suposición de tiempo de medio ciclo). Sin embargo, también está limitado a cálculos más simples porque los cálculos más complejos tienden a requerir largas cadenas de transistores en la red pull-up del controlador directo. Los cálculos más complejos generalmente se pueden dividir en etapas más simples o manejar directamente con una de las familias de precarga. El WCHB es un medio búfer, lo que significa que una tubería de Netapas puede contener como máximo N/2tokens a la vez. Esto se debe a que el reinicio de la solicitud de salida Rrdebe esperar hasta después del reinicio de la entrada Lr.

Semibúfer de precarga (PCHB)

El pre-carga de medio búfer (PCHB) utiliza lógica de dominó para implementar una etapa de procesamiento en cadena más compleja. Esto elimina el problema de la larga red de pull-up, pero también introduce una bifurcación isocrónica en los datos de entrada que debe resolverse más adelante en el ciclo. Esto provoca que el ciclo de procesamiento en cadena tenga una duración de 14 transiciones (o 10 si se utiliza la suposición de tiempo de medio ciclo).

Búfer de precarga completa (PCFB)

Los búferes completos de precarga (PCFB) son muy similares a los PCHB, pero ajustan la fase de reinicio de la reorganización para implementar el almacenamiento en búfer completo. Esto significa que una secuencia de Netapas PCFB puede contener como máximo Ntokens a la vez. Esto se debe a que se permite que el reinicio de la solicitud de salida Rrocurra antes que el reinicio de la entrada Lr.

Verificación

Además de las técnicas de verificación habituales (pruebas, cobertura, etc.), los circuitos QDI pueden verificarse formalmente invirtiendo el procedimiento de síntesis formal para obtener una especificación CHP del circuito. Esta especificación CHP puede compararse con la original para comprobar su corrección. [ Verificación 1 ] [ Verificación 2 ]

Referencias

Síntesis

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Momento

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Disposición

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Papas fritas

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Herramientas

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  • Fang, David. "The Hierarchical Asynchronous Circuit Kopiler Toolkit" . Recuperado el 6 de octubre de 2017 .
  • "Sistema de síntesis asíncrona Balsa" . GitHub . Consultado el 6 de octubre de 2017 .
  • Manohar, Rajit. "El lenguaje ACT y las herramientas principales" . GitHub . Consultado el 14 de febrero de 2020 .
  • Bingham, Ned (14 de septiembre de 2024). "Telar" . Brócoli . Recuperado el 14 de septiembre de 2024 .

Tutoriales

  • Introducción a los circuitos auto-sincronizados ( "web" ., "diapositivas" ., "videos" . YouTube .)
  • Escuela de Verano ASYNC 2022 ( "web" .)
  • Compilación de silicio en Yale ( "web" .)