Plataforma ASIC estructurada

El ASIC estructurado es una tecnología intermedia entre el ASIC y el FPGA , que ofrece alto rendimiento, una característica del ASIC, y bajos costos de ingeniería no recurrentes (NRE) , una característica del FPGA. El uso de ASIC estructurado permite lanzar productos al mercado rápidamente, reducir costos y facilitar su diseño.

En una FPGA, las interconexiones y los bloques lógicos son programables después de la fabricación , lo que ofrece una gran flexibilidad de diseño y facilita la depuración en la creación de prototipos. Sin embargo, la capacidad de las FPGA para implementar circuitos grandes es limitada, tanto en tamaño como en velocidad, debido a la complejidad del enrutamiento programable y al importante espacio que ocupan los elementos de programación, como las SRAM y los multiplexores . Por otro lado, el flujo de diseño de ASIC es costoso. Cada diseño diferente requiere un conjunto de máscaras completamente distinto. El ASIC estructurado es una solución intermedia entre estos dos enfoques. Tiene básicamente la misma estructura que una FPGA, pero es programable mediante máscara en lugar de programable en campo, configurando una o varias capas de vías entre capas metálicas. Cada bit de configuración de la SRAM puede reemplazarse por la opción de colocar o no una vía entre los contactos metálicos.

Varios proveedores comerciales han lanzado al mercado productos ASIC estructurados. Estos ofrecen una amplia gama de configuraciones, desde una sola capa de vías hasta 6 capas metálicas y 6 capas de vías. Hardcopy-II de Altera y Nextreme de eASIC son ejemplos de ASIC estructurados comerciales.

• matriz de puertas
• Altera Corp - " ASICs estructurados HardCopy II "
• eASIC Corp - " ASIC estructurado de última generación "

• Chun Hok Ho y otros - " FPGA de punto flotante: arquitectura y modelado "
• Chun Hok Ho et al. - " FPGA HÍBRIDA ESPECÍFICA DE DOMINIO: ARQUITECTURA Y APLICACIONES DE PUNTO FLOTANTE "
• Steve Wilton y otros - " Una arquitectura FPGA integrada, sintetizable y orientada a rutas de datos "
• Steve Wilton y otros - " Una arquitectura FPGA integrada, sintetizable y orientada a rutas de datos, para aplicaciones de depuración de silicio "
• Andy Ye y Jonathan Rose - " Uso de conexiones basadas en bus para mejorar la densidad de matrices de puertas programables en campo para la implementación de circuitos de ruta de datos "
• Ian Kuon, Aaron Egier y Jonathan Rose - " Diseño, disposición y verificación de un FPGA mediante herramientas automatizadas "
• Ian Kuon, Russell Tessier y Jonathan Rose - " Arquitectura FPGA: Panorama general y desafíos "
• Ian Kuon y Jonathan Rose - " Midiendo la brecha entre FPGAs y ASICs "
• Stephane Badel y Elizabeth J. Brauer - " Implementación de una estructura ASIC estructurada mediante celdas MCML diferenciales programables por vías "
• Kanupriya Gulati, Nikhil Jayakumar y Sunil P. Khatri - " Un enfoque de diseño ASIC estructurado utilizando lógica de transistores de paso "
• Hee Kong Phoon, Matthew Yap y Chuan Khye Chai - " Diseño de arquitectura altamente compatible para una migración óptima de FPGA a ASIC estructurado "
• Yajun Ran y Malgorzata Marek-Sadowska - " Diseño de bloques lógicos configurables por vías para estructuras de datos convencionales "
• R. Reed Taylor y Herman Schrnit - " Creación de un ASIC estructurado con gestión de energía "
• Jennifer L. Wong, Farinaz Kourshanfar y Miodrag Potkonjak - " ASIC flexible: enmascaramiento compartido para múltiples procesadores multimedia "

Enlaces externos: eda.ee.ucla.edu/EE201A-04Spring/ASICslides.ppt