Convertidor analógico-digital (ADC) con entrelazado temporal

Los convertidores analógico-digitales (ADC) con entrelazado temporal (TI) son convertidores que utilizan múltiples convertidores trabajando en paralelo. ^{[ 1 ]} Cada uno de estos convertidores se denomina sub-ADC, canal o segmento. La técnica de entrelazado temporal, similar al procesamiento multihilo en informática, consiste en utilizar varios convertidores en paralelo para muestrear la señal de entrada a intervalos escalonados, lo que aumenta la frecuencia de muestreo general y mejora el rendimiento sin sobrecargar un único ADC.

Historia

Concepto inicial

El concepto de entrelazado temporal se remonta a la década de 1960. Una de las primeras menciones del uso de múltiples convertidores analógico-digitales (ADC) para aumentar las tasas de muestreo apareció en la obra de Bernard M. Oliver y Claude E. Shannon . Su trabajo pionero sobre la teoría de la comunicación y el muestreo sentó las bases teóricas del entrelazado temporal. Sin embargo, las implementaciones prácticas se vieron limitadas por la tecnología de la época.

Desarrollo

En la década de 1980, se realizaron avances significativos: WC Black y DA Hodges de la Universidad de Berkeley implementaron con éxito el primer prototipo de un convertidor analógico-digital (ADC) entrelazado en el tiempo. En particular, diseñaron un convertidor entrelazado de 4 vías que funcionaba a 2,5 MSample/s . Cada segmento del convertidor era un ADC de pipeline SAR de 7 etapas que funcionaba a 625 kSample/s . Se midió un número efectivo de bits (ENOB) igual a 6,2 para el convertidor propuesto con una señal de entrada de prueba a100 kHz . El trabajo se presentó en ISSCC 1980 y el artículo se centró en los desafíos prácticos de la implementación de ADC de TI, incluyendo la sincronización y calibración de múltiples canales para reducir las discrepancias. ^{[ 2 ]}

En 1987, Ken Poulton y otros investigadores de los laboratorios HP desarrollaron el primer producto basado en convertidores analógico-digitales entrelazados en el tiempo: el osciloscopio digital HP 54111D. ^{[ 2 ]}

Comercialización

En la década de 1990, la tecnología ADC de TI experimentó nuevos avances impulsados por la creciente demanda de conversión de datos de alta velocidad en telecomunicaciones y otros campos. Un proyecto notable durante este período fue el desarrollo de ADC de alta velocidad para osciloscopios digitales por parte de Tektronix . Los ingenieros de Tektronix implementaron ADC de TI para lograr las altas tasas de muestreo necesarias para capturar señales transitorias rápidas en equipos de prueba y medición. Como resultado de este trabajo, el Tektronix TDS350, un osciloscopio de dos canales,El osciloscopio de almacenamiento digital de 200 MHz y 1 GSample/s se comercializó en 1991. ^{[ 2 ]}

Adopción generalizada

A finales de la década de 1990, los convertidores analógico-digitales ( ADC) de TI se habían vuelto comercialmente viables. Uno de los proyectos clave que demostró el potencial de los ADC de TI fue el desarrollo del estándar GSM (Sistema Global para Comunicaciones Móviles) , donde los ADC de alta velocidad eran esenciales para el procesamiento de señales digitales en teléfonos móviles. Empresas como Analog Devices y Texas Instruments comenzaron a ofrecer los ADC de TI como productos estándar, lo que permitió su adopción generalizada en diversas aplicaciones. ^{[ 2 ]}

Hoy en día

El siglo XXI ha sido testigo de una continua innovación en la tecnología de convertidores analógico-digitales (ADC) de Texas Instruments (TI). Investigadores e ingenieros se han centrado en mejorar aún más el rendimiento y la integración de los ADC de TI para satisfacer las crecientes demandas de los sistemas digitales. Entre las figuras clave de esta época se encuentran Boris Murmann y sus colegas de la Universidad de Stanford , quienes han contribuido al desarrollo de técnicas de calibración avanzadas y métodos de diseño de bajo consumo para los ADC de TI.

Perspectivas de futuro

Actualmente, los convertidores analógico-digitales (ADC) de Texas Instruments se utilizan en una amplia gama de aplicaciones, desde telecomunicaciones 5G hasta imágenes médicas de alta resolución. La investigación en curso busca mejorar su rendimiento y ampliar sus aplicaciones. Tecnologías emergentes como los vehículos autónomos , los sistemas de radar avanzados y el procesamiento de señales basado en inteligencia artificial contribuyen a la demanda de ADC de alta velocidad y alta resolución.

Principio de funcionamiento

En un sistema entrelazado en el tiempo, el tiempo de conversión requerido por cada sub-ADC es igual a $T_{\mathrm {clk} }$ . Si las salidas de los múltiples canales se combinan adecuadamente, el sistema general puede considerarse como un único convertidor que opera con un período de muestreo igual a $T_{\mathrm {s} }={T_{\mathrm {clk} }}/{M}$ , dónde $M$ representa el número de canales o sub-ADC en el sistema TI.

Para ilustrar este concepto, profundicemos en el proceso de conversión de un ADC de TI con referencia a la primera figura de este párrafo. La figura muestra el diagrama de tiempo de un convertidor de datos que emplea cuatro canales entrelazados. La señal de entrada $V_{\mathrm {en} }$ (representada como una forma de onda azul) es una onda sinusoidal a frecuencia $f_{\mathrm {in} }={f_{\mathrm {clk} }}/{2}$ . Aquí, $f_{\mathrm {clk} }$ es la frecuencia del reloj, que es el recíproco de $T_{\mathrm {clk} }$ , el período de muestreo general del ADC de TI. Esta relación se alinea con el teorema de muestreo de Shannon-Nyquist , que establece que la frecuencia de muestreo debe ser al menos el doble de la frecuencia más alta presente en la señal de entrada para reconstruir la señal con precisión sin aliasing. ^{[ 3 ]}

En un ADC de TI, cada $T_{\mathrm {s} }$ , uno de los canales adquiere una muestra de la señal de entrada. La operación de conversión realizada por cada sub-ADC toma $T_{\mathrm {clk} }$ segundos y, después de la conversión, un multiplexor digital selecciona secuencialmente la salida de uno de los $M$ sub-ADC. Esta selección se realiza en un orden específico, normalmente desde el primer sub-ADC hasta el $M^{\text{th}}$ sub-ADC, y luego el ciclo se repite. ^{[ 1 ]}

En cualquier momento dado, cada canal está ocupado convirtiendo diferentes muestras. En consecuencia, la tasa de datos agregada del sistema es más rápida que la tasa de datos de un único sub-ADC por un factor de $M$ Esto se debe a que el sistema TI esencialmente paraleliza el proceso de conversión a través de múltiples sub-ADC. El factor $M$ , que representa el número de canales entrelazados, representa así el aumento en la tasa de muestreo general de todo el sistema. ^{[ 1 ]}

En conclusión, el método de entrelazado temporal aumenta eficazmente la velocidad de conversión de cada sub-ADC mediante $M$ veces. Como resultado, aunque cada sub-ADC opera a un ritmo relativamente lento, la salida combinada del sistema TI se caracteriza por una mayor frecuencia de muestreo. Por lo tanto, el entrelazado temporal es una técnica poderosa en el diseño e implementación de convertidores de datos, ya que permite la creación de ADC de alta velocidad utilizando componentes que individualmente tienen capacidades de rendimiento mucho menores en términos de velocidad.

Arquitecturas posibles

Existen dos arquitecturas posibles para implementar un ADC entrelazado en el tiempo. ^{[ 4 ]} La primera arquitectura se muestra en la primera figura del párrafo y se caracteriza por la presencia de un único circuito de muestreo y retención (S&H) para toda la estructura. El muestreador opera a una frecuencia $f_{\mathrm {s} }={T_{\mathrm {s} }}^{-1}$ y adquiere las muestras de todos los canales del convertidor analógico-digital (ADC) de TI. Una vez adquirida una muestra, un demultiplexor analógico la distribuye al sub-ADC correspondiente. Este enfoque centraliza el proceso de muestreo, garantizando la uniformidad de las muestras adquiridas. Sin embargo, impone estrictos requisitos de velocidad al circuito de muestreo y retención (S&H), ya que debe operar a la frecuencia de muestreo máxima del sistema ADC.

En cambio, la segunda arquitectura, ilustrada en la segunda figura del párrafo, emplea diferentes circuitos de muestreo y retención para cada canal, cada uno operando a una frecuencia reducida. $({M\cdot T_{\mathrm {s} }})^{-1}$ , dónde $M$ El factor clave es, una vez más, el número de canales entrelazados. Esta solución reduce significativamente los requisitos de velocidad para cada circuito de muestreo y retención (S&H), ya que solo necesitan operar a una fracción de la frecuencia de muestreo general. Este enfoque mitiga el desafío del funcionamiento a alta velocidad de la primera arquitectura. Sin embargo, este beneficio conlleva desventajas, a saber, un mayor espacio ocupado y una mayor disipación de potencia debido a los circuitos adicionales necesarios para implementar múltiples circuitos S&H.

Ventajas e inconvenientes de ambas arquitecturas

La elección entre estas dos arquitecturas depende de los requisitos y limitaciones específicos de la aplicación. La arquitectura de circuito único de muestreo y retención (S&H) ofrece una solución compacta y potencialmente de menor consumo energético, ya que elimina la redundancia de múltiples circuitos S&H. El muestreo centralizado también puede reducir las discrepancias entre canales, puesto que todas las muestras se derivan de una única fuente. Sin embargo, el requisito de alta velocidad del circuito único de S&H puede suponer un desafío importante, especialmente a frecuencias de muestreo muy elevadas, donde lograr el rendimiento necesario puede requerir tecnología más avanzada y costosa. ^{[ 4 ]}

Por otro lado, la arquitectura de múltiples circuitos de muestreo y retención (S&H) distribuye la carga de muestreo, lo que permite que cada circuito S&H opere a una velocidad menor. Esto puede ser ventajoso en aplicaciones donde los circuitos de alta velocidad son difíciles o costosos de implementar. Además, esta arquitectura puede ofrecer mayor flexibilidad para gestionar las discrepancias de temporización y ganancia entre canales. Cada circuito S&H puede optimizarse de forma independiente para sus condiciones de funcionamiento específicas, lo que potencialmente conduce a un mejor rendimiento general. Las desventajas incluyen un mayor tamaño en el circuito integrado y un mayor consumo de energía, factores que pueden ser críticos en aplicaciones sensibles al consumo de energía o con limitaciones de espacio. ^{[ 4 ]}

En implementaciones prácticas, la elección entre estas arquitecturas está influenciada por varios factores, como la frecuencia de muestreo requerida, el presupuesto de energía, el área de silicio disponible y el nivel de complejidad aceptable en la calibración y corrección de errores. Por ejemplo, en sistemas de comunicación de alta velocidad, la arquitectura de circuito único de muestreo y retención (S&H) podría ser preferible a pesar de sus estrictos requisitos de velocidad, debido a su diseño compacto y su menor consumo de energía potencial. Por el contrario, en aplicaciones donde la energía no es una preocupación tan importante, pero alcanzar velocidades ultraaltas es un desafío, la arquitectura de circuitos múltiples de S&H podría ser más adecuada.

Fuentes de errores

Idealmente, todos los sub-ADC son idénticos. Sin embargo, en la práctica, suelen presentar ligeras diferencias debido a variaciones en el proceso, el voltaje y la temperatura (PVT). Si no se corrigen, las discrepancias entre los sub-ADC pueden comprometer el rendimiento de los ADC de TI, ya que se manifiestan en el espectro de salida como tonos espectrales. ^{[ 5 ]}

Las discrepancias de offset (es decir, diferentes offsets referidos a la entrada para cada sub-ADC) se superponen a la señal convertida como una secuencia de períodos $M\cdot T_{\mathrm {s} }$ , afectando el espectro de salida del ADC con tonos espurios, cuya potencia depende de la magnitud de los desplazamientos, ubicados en frecuencias $f=({k}/{M})\cdot f_{\mathrm {s} }$ , donde M representa el número de canales y k es un número entero arbitrario de $0$ a $M-1$ . ^{[ 5 ]}

Los errores de ganancia afectan la amplitud de la señal convertida y se transfieren a la salida como una modulación de amplitud (AM) de la señal de entrada con una secuencia de período $M\cdot T_{\mathrm {s} }$ De hecho, este mecanismo introduce armónicos espurios en frecuencias $f=\pm f_{\mathrm {in} }+({k}/{M})\cdot f_{\mathrm {s} }$ , cuya potencia depende tanto de la amplitud de la señal de entrada como de la magnitud de la secuencia de error de ganancia. ^{[ 5 ]}

Finalmente, los desajustes de asimetría se deben a que los canales se sincronizan mediante diferentes fases de la misma señal de reloj . Si una señal de sincronización está desfasada con respecto a las demás, se generarán armónicos espurios en el espectro de salida. Se puede demostrar que estos espurios se encuentran en las frecuencias $f=\pm f_{\mathrm {in} }+({k}/{M})\cdot f_{\mathrm {s} }$ . Además, su potencia depende tanto de la magnitud de la asimetría entre las fases de control como del valor de la frecuencia de la señal de entrada. ^{[ 5 ]}

Las discrepancias de canal en un convertidor analógico-digital (ADC) de TI pueden degradar seriamente su rango dinámico libre de espurios (SFDR) y su relación señal-ruido-distorsión (SNDR) . Para recuperar la pureza espectral del convertidor, la solución probada consiste en compensar estas no idealidades con correcciones digitales. Si bien las calibraciones digitales permiten recuperar la pureza espectral general al suprimir los espurios de desajuste, pueden aumentar significativamente el consumo de energía del receptor y no ser tan efectivas cuando la señal de entrada es de banda ancha. Por esta razón, se deben investigar activamente métodos que proporcionen mayor estabilidad y usabilidad en casos reales. ^{[ 5 ]}

Aplicaciones típicas

Telecomunicaciones

A medida que evolucionan los sistemas de comunicaciones celulares, el rendimiento de los receptores se vuelve cada vez más exigente. Por ejemplo, el ancho de banda del canal que ofrece la red 4G puede llegar a 20 MHz , mientras que en la red 5G NR actual puede oscilar entre 400 MHz y 1 GHz . ^[⁶^] Además, la complejidad de la modulación de la señal también aumentó, pasando de 64-QAM en 4G a 256-QAM en 5G NR.

Los requisitos más estrictos imponen nuevos desafíos de diseño a los receptores modernos, cuyo rendimiento depende de la interfaz analógica-digital proporcionada por los ADC. En los receptores 4G, la conversión de datos se realiza mediante moduladores delta-sigma (DSM) ^{[ 7 ]} , ya que son fácilmente reconfigurables: basta con modificar la relación de sobremuestreo (OSR) , el orden del bucle o la resolución del cuantificador para ajustar el ancho de banda del convertidor de datos según sea necesario ^{[ 7 ]} . Esta es una característica deseable de un ADC en receptores que admiten múltiples estándares de comunicación inalámbrica.

En los receptores 5G, en cambio, los DSM no son la opción preferida: el ancho de banda del receptor tiene que ser superior a unos pocos cientos de MHz, mientras que el ancho de banda de la señal $(f_{\mathrm {b} })$ de un DSM es solo una fracción de la mitad de la frecuencia de muestreo $(f_{\mathrm {s} })$ En términos matemáticos, $f_{\mathrm {b} }\leq {f_{\mathrm {s} }}/({2\cdot {\mathit {OSR}}})$ Por lo tanto, en la práctica, es difícil si no imposible lograr la frecuencia de muestreo requerida con DSM. Por esta razón, los receptores 5G normalmente recurren a ADC Nyquist, en los que el ancho de banda de la señal puede ser tan alto como ${f_{\mathrm {s} }}/{2}$ , según el teorema de muestreo de Shannon-Nyquist.

Los convertidores analógico-digitales (ADC) empleados en los receptores 5G no solo requieren una alta frecuencia de muestreo para manejar grandes anchos de banda de canal, sino también un número razonable de bits. Una alta resolución es necesaria para que el convertidor de datos permita el uso de esquemas de modulación de orden superior, que son fundamentales para lograr altos rendimientos con una utilización eficiente del ancho de banda. La resolución de un convertidor de datos se define como el valor mínimo de voltaje que puede resolver, es decir, su bit menos significativo (LSB) . Este último parámetro depende del número de bits físicos ( N ) del convertidor, ya que ${\mathit {LSB}}={\mathit {FSR}}/{2^{N}}$ (donde FSR es el rango de escala completa del ADC). Por lo tanto, cuanto mayor sea el número de niveles, más fina será la conversión. Sin embargo, en la práctica, el ruido (por ejemplo, la fluctuación y el ruido térmico ) impone un límite fundamental a la resolución alcanzable, que es inferior al número físico de bits y se expresa típicamente en términos de ENOB.

Generalmente, para receptores 5G, los convertidores analógico-digitales (ADC) con un número efectivo de bits (ENOB) de 12 bits y un ancho de banda de hasta GHz son la opción preferida. ^{[ 6 ]} Los ADC entrelazados en el tiempo se emplean con frecuencia para esta aplicación, ya que son capaces de cumplir con los requisitos mencionados. De hecho, los ADC entrelazados en el tiempo utilizan múltiples canales ADC que operan en paralelo, y esta técnica aumenta eficazmente la tasa de muestreo general, lo que permite al receptor manejar los amplios anchos de banda requeridos por la red 5G.

Muestreo directo por radiofrecuencia

A receiver is one of the essential components of a communication system. In particular, a receiver is responsible for the conversion of radio signals in digital words to allow the signal to be further processed by electronic devices. Typically, a receiver include an antenna, a pre-selector filter, a low-noise amplifier (LNA), a mixer, a local oscillator, an intermediate frequency (IF) filter, a demodulator and an analog-to-digital converter.

The antenna is the first component in a receiver system; it captures electromagnetic waves from the air and it converts these radio waves into electrical signals. These signals are then filtered by the pre-selector, which guarantees that only the desired frequency range from the signals captured by the antenna are passed to the next stages of the receiver. The signal is then amplified by an LNA. The amplification action ensures that the signal is strong enough to be processed effectively by the subsequent stages of the system. The amplified signal is then mixed with a stable signal from the local oscillator to produce an intermediate frequency (IF) signal. This process, known as heterodyning, shifts the frequency of the received signal to a lower, more manageable IF. The IF signal undergoes further filtering to remove any remaining unwanted signals and noise. Finally, a demodulator extracts the original information signal from the modulated carrier wave. Precisely, the demodulator converts the IF signal back into the baseband signal, which contains the transmitted information. Different demodulation techniques can be used depending on the type of modulation employed (e.g., amplitude modulation (AM), frequency modulation (FM), or phase modulation (PM)). As a last step, an ADC converts the continuous analog signal into a discrete digital signal, which can be processed by digital signal processors (DSPs) or microcontrollers. This step is crucial for enabling advanced digital signal processing techniques.

To further improve the power efficiency and cost of a receiver, the paradigm of Direct RF Sampling is emerging. According to this technique, the analog signal at radio frequency is simply fed to the ADC, avoiding the downconversion to an intermediate frequency altogether.^[8]

El muestreo directo de RF ofrece ventajas significativas en términos de diseño y rendimiento del sistema. Al eliminar la etapa de conversión descendente, se reduce la complejidad del diseño, lo que conlleva un menor consumo de energía y un menor coste. Además, la ausencia del mezclador y del oscilador local implica que hay menos componentes que puedan introducir ruido y distorsión, lo que potencialmente mejora la relación señal-ruido (SNR) y la linealidad del receptor. ^{[ 8 ]}

Sin embargo, el muestreo directo de la señal de radiofrecuencia impone requisitos estrictos al rendimiento del convertidor analógico-digital (ADC). El ancho de banda de la señal del ADC en el receptor debe ser de unos pocos GHz para procesar directamente las señales de alta frecuencia. Lograr valores tan altos con un solo ADC es un desafío debido a las limitaciones de velocidad, consumo de energía y resolución. ^{[ 8 ]}

Para cumplir con estos exigentes requisitos, se suelen emplear sistemas ADC con entrelazado temporal. De hecho, los ADC de TI utilizan múltiples sub-ADC más lentos que operan en paralelo, cada uno muestreando la señal de entrada a intervalos de tiempo diferentes. Al entrelazar el proceso de muestreo, se incrementa la frecuencia de muestreo efectiva del sistema, lo que le permite manejar los anchos de banda elevados necesarios para el muestreo directo de RF.

Referencias

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1 2 3 Psiaki, ML; et al. (2005). "Diseño e implementación práctica de front-ends de RF multifrecuencia utilizando muestreo directo de RF". IEEE Transactions on Microwave Theory and Techniques . 53 (10): 3082. Bibcode : 2005ITMTT..53.3082P . doi : 10.1109/TMTT.2005.855127 .

[manga-1] 1 2 3 Manganaro, Gabriele. Convertidores de datos avanzados . Cambridge University Press. págs. 108–113 .

[:2-2] 1 2 3 4 Poulton, Ken. "ADC entrelazados a través de las épocas" (PDF) .

[3] Shannon, CE (1948). "Una teoría matemática de la comunicación" . The Bell System Technical Journal . 27 (3): 379– 423. doi : 10.1002/j.1538-7305.1948.tb01338.x .

[:3-4] 1 2 3 Maloberti, Franco (2007). Convertidores de datos . Springer Nueva York. págs. 174–177 .

[:4-5] 1 2 3 4 5 Kurosawa, Naoki (marzo de 2001). "Análisis explícito de los efectos de desajuste de canal en sistemas ADC entrelazados en el tiempo". IEEE Transactions on Circuits and Systems I . 48 (3): 261– 271. Bibcode : 2001ITCSR..48..261K . doi : 10.1109/81.915383 .

[:0-6] 1 2 Huo, Yiming; et al. (2017). "Equipos de usuario celular 5G: De la teoría al diseño práctico de hardware" . IEEE Access . 5 : 13992. arXiv : 1704.02540 . Bibcode : 2017IEEEA...513992H . doi : 10.1109/ACCESS.2017.2727550 .

[:1-7] 1 2 Gielen, G.; et al. (2005). "Arquitecturas frontales reconfigurables y convertidores A/D para transceptores inalámbricos flexibles para radios 4G". 2005 IEEE 7th CAS Symposium on Emerging Technologies: Circuits and Systems for 4G Mobile Wireless Communications . pp. 13– 18. doi : 10.1109/EMRTW.2005.195670 . ISBN 5-7422-0895-2.

[:5-8] 1 2 3 Psiaki, ML; et al. (2005). "Diseño e implementación práctica de front-ends de RF multifrecuencia utilizando muestreo directo de RF". IEEE Transactions on Microwave Theory and Techniques . 53 (10): 3082. Bibcode : 2005ITMTT..53.3082P . doi : 10.1109/TMTT.2005.855127 .

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