Diagrama de tiempos digital

Un diagrama de temporización digital representa un conjunto de señales en el dominio del tiempo. ^{[ 1 ]} Un diagrama de temporización puede contener muchas filas, generalmente una de ellas es el reloj. Es una herramienta comúnmente utilizada en electrónica digital, depuración de hardware y comunicaciones digitales. Además de proporcionar una descripción general de las relaciones de temporización, el diagrama de temporización digital puede ayudar a encontrar y diagnosticar riesgos en la lógica digital .

La mayoría de los diagramas de sincronización utilizan las siguientes convenciones:

• Un valor más alto es una lógica
• El valor más bajo es un cero lógico
• Una ranura que muestra un valor alto y uno bajo es una variable dicotómica (como en una línea de datos).
• AZ indica alta impedancia
• Una casilla atenuada indica que no importa o que es indeterminada.

El diagrama de temporización de la derecha describe el bus de interfaz periférica serie (SPI) . La mayoría de los nodos maestros SPI pueden configurar la polaridad (CPOL) y la fase (CPHA) del reloj con respecto a los datos. Este diagrama muestra el reloj para ambos valores de CPOL y los valores de las dos líneas de datos (MISO y MOSI) para cada valor de CPHA. Cabe destacar que cuando CPHA=1, los datos se retrasan medio ciclo de reloj.

SPI funciona de la siguiente manera:

• El maestro determina un valor CPOL y CPHA apropiado.
• El maestro activa la línea de selección de esclavo (SS) para un chip esclavo específico.
• El reloj maestro SCK funciona a una frecuencia específica.
• Durante cada uno de los ocho ciclos de reloj, la transferencia es dúplex completo :
  • El maestro escribe en la línea MOSI y lee en la línea MISO.
  • El esclavo escribe en la línea MISO y lee en la línea MOSI.
• Cuando termine, el maestro puede continuar con otra transferencia de bytes o poner SS en alto para finalizar la transferencia.

Cuando la línea SS de un esclavo está en nivel alto, tanto su línea MISO como su línea MOSI deben tener alta impedancia para evitar interrupciones en la transferencia a otro esclavo. Antes de que la línea SS se ponga en nivel bajo, las líneas MISO y MOSI se indican con una "z" para indicar alta impedancia. Asimismo, antes de que la línea SS se ponga en nivel bajo, la fila "ciclo #" no tiene sentido y se muestra atenuada.

Tenga en cuenta que, para CPHA=1, las líneas MISO y MOSI no están definidas hasta después del primer flanco de reloj y también se muestran atenuadas antes de eso.

Un diagrama de temporización más típico tiene un solo reloj y numerosas líneas de datos.

El siguiente software de diagramación puede utilizarse para dibujar diagramas de tiempos:

• PlantUML ^{[ 1 ]}
• Diagramador de tiempos ^{[ 2 ]}
• Wavedrom ^{[ 3 ]} es un editor de diagramas de tiempos en línea y un motor de renderizado fuera de línea.

• Timing Diagrammer tiene un archivo binario para Windows.