TurboSPARC

El TurboSPARC es un microprocesador que implementa la arquitectura de conjunto de instrucciones (ISA) SPARC V8 desarrollado por Fujitsu Microelectronics, Inc. (FMI), la subsidiaria estadounidense de la empresa multinacional japonesa de equipos y servicios de tecnología de la información Fujitsu Limited ubicada en San José, California . Era un microprocesador de gama baja desarrollado principalmente como una actualización para la estación de trabajo SPARCstation 5 basada en microSPARC-II de Sun Microsystems . Se presentó el 30 de septiembre de 1996, con una versión de 170 MHz con un precio de 499 dólares estadounidenses en cantidades de 1000. ^[1] El TurboSPARC fue reemplazado en gran medida en el mercado de SPARC de gama baja por el UltraSPARC IIi a fines de 1997, pero permaneció disponible.

Los usuarios de TurboSPARC fueron Force Computers, Fujitsu , RDI Computer, Opus Systems, Tadpole Technologies , Tatung Science and Technology y Themis Computers. Fujitsu utilizó una versión de 160 MHz en un kit de actualización SPARCstation 5 , mientras que las otras empresas utilizaron la versión de 170 MHz en estaciones de trabajo, portátiles y ordenadores integrados.

El rendimiento del TurboSPARC de 170 MHz era similar al de un Intel Pentium de 120 MHz , pero cuando se lo comparaba con un microSPARC-II de 110 MHz, tenía el doble de rendimiento de números enteros y una vez y media más rendimiento de punto flotante.

El TurboSPARC era un diseño escalar simple en orden. Durante la etapa de búsqueda, se buscaban dos instrucciones de un caché de instrucciones mapeadas directamente de 16 KB. Durante la etapa de decodificación, se decodificaba una instrucción y sus operandos se leían de su archivo de registros. La ejecución comenzaba en la etapa tres. El TurboSPARC tenía una unidad entera y una unidad de punto flotante . La mayoría de las instrucciones aritméticas enteras, excepto multiplicación y división, tienen una latencia de un solo ciclo. La multiplicación y la división eran ejecutadas por la FPU. La multiplicación tenía una latencia de siete ciclos, mientras que la división tenía una latencia de 8 a 33 ciclos. La mayoría de las instrucciones aritméticas de punto flotante, excepto división y raíz cuadrada, tenían una latencia de cuatro ciclos.

El acceso a la memoria se produce durante la cuarta etapa. El TurboSPARC tiene una caché de datos de 16 KB. La caché se asigna directamente y utiliza una política de escritura diferida. Si se produce un acierto en la caché de datos, los datos se devuelven en el mismo ciclo y se comprueban en busca de errores durante la quinta etapa. Los resultados y las cargas de números enteros se escriben en el archivo de registros durante la sexta etapa. Las instrucciones de punto flotante, que requieren más ciclos, se completan en la séptima etapa y se escriben en el archivo de registros de punto flotante durante la octava etapa.

El TurboSPARC tenía controladores integrados para la memoria caché L2, la memoria, la interfaz AFX y la interfaz SBus. Se admitía una caché L2 externa de 256 KB, 512 KB o 1 MB. La caché funcionaba a la mitad o a un tercio de la frecuencia de reloj interna: 85 o 56,67 MHz respectivamente a 170 MHz. Se asignaba directamente, tenía un tamaño de línea de 32 bytes y utilizaba una política de escritura directa. Estaba protegida por paridad. La caché se construía a partir de una memoria de acceso aleatorio estática en ráfagas (PBSRAM) de 12 ns en canalización. El controlador de memoria admitía de 8 a 256 MB de DRAM de modo de página rápida (FPM) en ocho bancos. Se accedía a la memoria y la caché L2 mediante el bus del sistema, un bus de 72 bits de ancho, de los cuales 64 bits eran para datos.

La interfaz AFX permitía a las tarjetas gráficas AFX acceder directamente a la memoria. Comparte el mismo bus de datos con los controladores de memoria y caché, pero utiliza sus propias líneas de control. El controlador SBus tenía su propio búfer de traducción de entrada/salida de 16 entradas. TurboSPARC admitía frecuencias SBus de 16,67 a 25 MHz. El TurboSPARC no era compatible con multiprocesadores.

El TurboSPARC contenía 3,0 millones de transistores y medía 11,5 por 11,5 mm para un área de matriz de 132,25 mm ² . ^[2] Fue fabricado por Fujitsu en su proceso CS-60ALE, un proceso de metal-óxido-semiconductor (CMOS) complementario de cuatro niveles de 0,35 μm. ^{[2] El TurboSPARC estaba empaquetado en una} matriz de rejilla de bolas de plástico (PBGA) de 416 bolas . Utilizaba una fuente de alimentación de 3,3 V y tenía una disipación de potencia máxima de 9 W.

• Fujitsu Microelectronics, Inc. (30 de septiembre de 1996). El nuevo procesador TurboSPARC de Fujitsu Microelectronics establece un nuevo nivel de rendimiento para estaciones de trabajo de gama baja y media . Nota de prensa .
• Gwennap, Linley (18 de noviembre de 1996). "TurboSPARC ofrece una actualización de gama baja". Microprocessor Report , págs. 14-16.