VÍA C3

El VIA Cyrix III pasó a llamarse VIA C3 con el cambio al núcleo avanzado "Samuel 2" (C5B). La adición de una caché L2 integrada mejoró ligeramente el rendimiento. ^{[ 2 ]} Dado que no se basaba en la tecnología Cyrix , el nuevo nombre fue simplemente un paso lógico. Para mejorar el consumo de energía y reducir los costos de fabricación, el Samuel 2 se produjo con  tecnología de proceso de 150 nm.

El procesador VIA C3 continuó haciendo hincapié en minimizar el consumo de energía con la siguiente reducción del tamaño del chip a un  proceso mixto de 130/150 nm. "Ezra" (C5C) y "Ezra-T" (C5N) eran simplemente nuevas revisiones del núcleo "Samuel 2" con algunas modificaciones menores en el protocolo del bus de "Ezra-T" para lograr la compatibilidad con los núcleos "Tualatin" del Pentium III de Intel. VIA disfrutó del menor consumo de energía en el mercado de CPU x86 durante varios años. Sin embargo, el rendimiento se vio afectado por la falta de mejoras en el diseño. ^{[ 3 ]}

De manera singular, la CPU C3 para venta al público se enviaba dentro de una lata decorativa . ^{[ 3 ]}

El "Nehemiah" (C5XL) fue una revisión importante del núcleo. En aquel momento, los esfuerzos de marketing de VIA no reflejaron completamente los cambios que se habían producido. La compañía abordó numerosas deficiencias de diseño de los núcleos anteriores, incluida la FPU de velocidad reducida . El número de etapas de la tubería se incrementó de 12 a 16, para permitir aumentos continuos en la velocidad de reloj. Además, implementó la instrucción cmov, convirtiéndolo en un procesador de la clase 686. El kernel de Linux se refiere a este núcleo como C3-2. También eliminó las instrucciones 3DNow! en favor de la implementación de SSE . Sin embargo, todavía se basaba en el antiguo Socket 370 , ejecutando el bus frontal de velocidad de datos única a solo 133 MHz. 

Dado que el mercado de sistemas embebidos prefiere diseños de CPU de bajo consumo y bajo costo, VIA comenzó a dirigirse a este segmento de manera más agresiva, ya que el C3 se ajustaba bastante bien a esas características. Centaur Technology se concentró en agregar características atractivas para el mercado de sistemas embebidos. Un ejemplo integrado en el primer núcleo "Nehemiah" (C5XL) fueron los dos generadores de números aleatorios por hardware . (En la documentación de marketing de VIA se afirma erróneamente que estos generadores son "cuánticos". Un análisis detallado del generador deja claro que la fuente de aleatoriedad es térmica, no cuántica. ^{[ 4 ]} )

La revisión "Nehemiah+" (C5P) (paso 8) trajo consigo algunas mejoras adicionales, incluyendo un motor de cifrado AES de alto rendimiento junto con un encapsulado de chip BGA notablemente pequeño, del tamaño de una moneda de 1 centavo de dólar estadounidense . En ese momento, VIA también aumentó el FSB a 200 MHz e introdujo nuevos conjuntos de chips, como el CN400, para soportarlo. Los nuevos chips FSB de 200 MHz solo están disponibles en encapsulados BGA, ya que no son compatibles con las placas base Socket 370 existentes.

Cuando se comercializó esta arquitectura, a menudo se la conocía como "VIA C5".

• Dado que el rendimiento de la memoria es el factor limitante en muchas pruebas de rendimiento, los procesadores VIA implementan cachés primarias y TLB de gran tamaño , así como una precarga agresiva , entre otras mejoras. Si bien estas características no son exclusivas de VIA, la optimización del acceso a la memoria es un área en la que no han sacrificado funcionalidades para ahorrar espacio en el chip.
• En términos generales, se prioriza la frecuencia de reloj sobre el aumento de instrucciones por ciclo. Las funciones complejas, como la ejecución de instrucciones fuera de orden, no se implementan deliberadamente, ya que afectan la capacidad de aumentar la frecuencia de reloj, requieren mucho espacio y energía adicionales en el chip y tienen poco impacto en el rendimiento en varios escenarios de aplicación comunes.
• La arquitectura de la tubería está diseñada para permitir la ejecución en un solo ciclo de reloj de las instrucciones x86 más utilizadas, tanto las que utilizan registros como las que utilizan memoria. Varias instrucciones de uso frecuente requieren menos ciclos de reloj de la tubería que en otros procesadores x86.
• Las instrucciones x86 de uso poco frecuente se implementan en microcódigo y se emulan. Esto ahorra espacio en el chip y reduce el consumo de energía. El impacto en la mayoría de los escenarios de aplicación reales se minimiza.
• Estas directrices de diseño derivan de las propuestas originales de los defensores de RISC , quienes afirmaban que un conjunto de instrucciones más reducido y mejor optimizado proporcionaría un rendimiento general de la CPU superior. Sin embargo, dado que utiliza intensivamente operandos de memoria, tanto como origen como destino, el diseño C3 no puede considerarse RISC.

Entre otras aplicaciones industriales, se informó que los productos de plataforma integrada de VIA fueron adoptados en la serie de automóviles de Nissan de 2006: el Lafesta , el Murano y el Presage . ^{[ 5 ]}

A raíz de la adquisición de IDT Centaur, ^{[ 6 ]} VIA parece haber obtenido al menos tres patentes que cubren aspectos clave de la tecnología de procesadores utilizada por Intel. Gracias a la ventaja negociadora que ofrecían estas patentes, en 2003 VIA llegó a un acuerdo con Intel que le otorgó una licencia cruzada de patentes por diez años, lo que le permitió seguir diseñando y fabricando CPU compatibles con x86. VIA también obtuvo un período de gracia de tres años durante el cual pudo seguir utilizando la infraestructura de sockets de Intel.