proceso de 5 nm

Los efectos de tunelización cuántica a través de la capa de óxido de puerta en transistores  de "7 nm" y "5  nm" se volvieron cada vez más difíciles de controlar utilizando los procesos de semiconductores existentes. ^{[ 7 ]} Los dispositivos de un solo transistor por debajo de 7 nm fueron demostrados por primera vez por investigadores a principios de la década de 2000. En 2002, un equipo de investigación de IBM que incluía a Bruce Doris, Omer Dokumaci, Meikei Ieong y Anda Mocuta fabricó un MOSFET de silicio sobre aislante (SOI) de 6 nanómetros . ^{[ 8 ] [ 9 ]} 

En 2003, un equipo de investigación japonés de NEC , liderado por Hitoshi Wakabayashi y Shigeharu Yamagami, fabricó el primer  MOSFET de 5 nm. ^{[ 10 ] [ 11 ]}

En 2015, IMEC y Cadence fabricaron  chips de prueba de 5 nm. Estos chips no eran dispositivos completamente funcionales, sino que se utilizaban para evaluar el patrón de las capas de interconexión . ^{[ 12 ] [ 13 ]}

En 2015, Intel describió un concepto de FET de nanocable lateral (o de compuerta envolvente) para el  nodo de "5 nm". ^{[ 14 ]}

En 2017, IBM reveló que había creado chips de silicio de  "5 nm" ^{[ 15 ]} , utilizando nanohojas de silicio en una configuración de compuerta envolvente (GAAFET), una ruptura con el diseño FinFET habitual . Los transistores GAAFET utilizados tenían 3 nanohojas apiladas una encima de la otra, cubiertas en su totalidad por la misma compuerta, al igual que los FinFET suelen tener varias aletas físicas una al lado de la otra que eléctricamente son una sola unidad y están cubiertas en su totalidad por la misma compuerta. El chip de IBM medía 50 ^mm² y tenía 600 millones de transistores por mm² ^, para un total de 30 mil millones de transistores (1667 ^nm² por transistor o 41 nm de espaciado real entre transistores). ^{[ 16 ] [ 17 ]}   

En abril de 2019, Samsung Electronics anunció que había estado ofreciendo sus  herramientas de proceso de "5 nm" (5LPE) a sus clientes desde el cuarto trimestre de 2018. ^{[ 18 ]} En abril de 2019, TSMC anunció que su  proceso de "5 nm" (CLN5FF, N5) había comenzado la producción de riesgo y que las especificaciones completas de diseño del chip ya estaban disponibles para los clientes potenciales. El proceso N5 puede usar EUVL en hasta 14 capas, en comparación con solo 5 o 4 capas en N6 y N7++. ^{[ 19 ]} Para el  paso mínimo de metal esperado de 28 nm, SALELE es el mejor método de modelado propuesto. ^{[ 20 ]}

Para su  proceso de "5 nm", Samsung comenzó a mitigar los defectos del proceso mediante la verificación y corrección automatizadas, debido a la aparición de defectos estocásticos (aleatorios) en las capas de metal y vías. ^{[ 21 ]}

En octubre de 2019, TSMC supuestamente comenzó a tomar muestras de procesadores A14 de 5  nm para Apple . ^{[ 22 ]} En la conferencia IEEE IEDM 2020, TSMC informó que su  proceso de 5 nm tenía una densidad 1,84 veces mayor que su  proceso de 7 nm. ^{[ 23 ]} En IEDM 2019, TSMC reveló dos versiones de 5  nm, una versión DUV con una celda de 5,5 pistas y una versión EUV (oficial) con una celda de 6 pistas. ^{[ 24 ] [ 25 ]}

En diciembre de 2019, TSMC anunció un rendimiento promedio de aproximadamente el 80%, con un rendimiento máximo por oblea de más del 90% para sus  chips de prueba de "5 nm" con un tamaño de chip de 17,92  mm² . ^{[ 26 ] A} mediados de 2020, TSMC afirmó que su proceso (N5) de "5 nm" ofrecía 1,8 veces la densidad de su proceso N7 de "7 nm", con una mejora de velocidad del 15% o un consumo de energía un 30% menor; se afirmó que una subversión mejorada (N5P o N4) mejoraba el N5 con un +5% de velocidad o un -10% de energía. ^{[ 27 ]}  

El 13 de octubre de 2020, Apple anunció una nueva línea de iPhone 12 que utiliza el chip A14 . Junto con la línea Huawei Mate 40 que utiliza el HiSilicon Kirin 9000 , el A14 y el Kirin 9000 fueron los primeros dispositivos en comercializarse en el  nodo de "5 nm" de TSMC. Posteriormente, el 10 de noviembre de 2020, Apple también reveló tres nuevos modelos de Mac que utilizan el Apple M1 , otro  chip de 5 nm. Según Semianalysis, el procesador A14 tiene una densidad de transistores de 134 millones de transistores por ^mm² . ^{[ 28 ]}

En octubre de 2021, TSMC presentó un nuevo miembro de su  familia de procesos de "5 nm": N4P. En comparación con N5, este nodo ofrecía un rendimiento un 11 % superior (un 6 % superior al de N4), una eficiencia energética un 22 % superior, una densidad de transistores un 6 % superior y un menor número de máscaras. TSMC preveía las primeras pruebas de fabricación para la segunda mitad de 2022. ^{[ 29 ] [ 30 ]}

En diciembre de 2021, TSMC anunció un nuevo miembro de su  familia de procesos de "5 nm" diseñado para aplicaciones de computación de alto rendimiento (HPC): N4X. El proceso presentaba un diseño y estructuras de transistores optimizados, una resistencia y capacitancia reducidas de las capas metálicas objetivo y condensadores MiM de alta densidad. En ese momento se esperaba que el proceso...Ofrecen hasta un 15 % más de rendimiento en comparación con N5 (o hasta un 4 % en comparación con N4P) a 1,2  V y con un voltaje de alimentación superior a 1,2  V. En ese momento, TSMC dijo que esperaban...N4X entrará en producción de riesgo en la primera mitad de 2023. ^{[ 31 ] [ 32 ] [ 33 ]}

En junio de 2022, Intel presentó algunos detalles sobre el proceso Intel 4 (conocido como "7  nm" antes de su cambio de nombre en 2021): el primer proceso de la compañía en utilizar EUV, una densidad de transistores 2 veces mayor en comparación con Intel 7 (conocido como "10  nm" ESF (Enhanced Super Fin) antes del cambio de nombre), uso de cobre revestido de cobalto para las cinco capas más finas de interconexión, un rendimiento un 21,5 % mayor a potencia iso o un 40 % menor de potencia a frecuencia iso a 0,65 V en comparación con Intel 7, etc. El primer producto de Intel que se fabricó con Intel 4 fue Meteor Lake, encendido en el segundo trimestre de 2022 y programado para su envío en 2023. ^{[ 34 ]} Intel 4 tiene un paso de puerta de contacto de 50  nm, tanto el paso de aleta como el paso mínimo de metal de 30  nm y una altura de biblioteca de 240  nm. La capacitancia metal-aislante-metal aumentó a 376 fF/μm², aproximadamente 2 veces en comparación con Intel 7. ^{[ 35 ]} El proceso se optimizó para aplicaciones HPC y admitió voltaje de <0,65 V a >1,3 V. La estimación de densidad de transistores de WikiChip para Intel 4 fue de 123,4 Mtr./mm², 2,04 veces en comparación con los 60,5 Mtr./mm² de Intel 7. Sin embargo, la celda SRAM de alta densidad se había escalado solo en 0,77 veces (de 0,0312 a 0,024 μm²) y la celda de alto rendimiento en 0,68 veces (de 0,0441 a 0,03 μm²) en comparación con Intel 7. ^{[ 36 ]}

El 27 de septiembre de 2022, AMD lanzó oficialmente su serie Ryzen 7000 de unidades centrales de procesamiento, basadas en el proceso TSMC N5 y la microarquitectura Zen 4. ^{[ 37 ]} Zen 4 marcó la primera utilización del  proceso de 5 nm para procesadores de escritorio basados ​​en x86. En diciembre de 2022, AMD también lanzó la serie Radeon RX 7000 de unidades de procesamiento gráfico basadas en RDNA 3 , que también utilizaban el proceso TSMC N5. ^{[ 38 ]}

El 26 de agosto de 2024, IBM presentó su procesador Telum II, basado en el  proceso de 5 nm de Samsung.

El 11 de diciembre de 2025, TechInsights anunció que, tras analizar el procesador Kirin 9030 que impulsa el teléfono inteligente Mate 80 Pro Max de Huawei  , ha confirmado que el Kirin 9030 se fabrica utilizando el proceso N+3 de SMIC, una "evolución escalada" del proceso de clase de 7 nm de SMIC e indica que SMIC se está acercando a un "  nodo equivalente a 5 nm real sin litografía EUV". ^{[ 39 ]}