Conjunto de instrucciones AES

Los siguientes procesadores Intel admiten el conjunto de instrucciones AES-NI: ^{[ 5 ]}

• Procesadores con sede en Westmere , específicamente:
  • Procesadores Westmere-EP (también conocido como modelo de servidor DP Gulftown Xeon serie 5600 )
  • Procesadores Clarkdale (excepto Core i3 , Pentium y Celeron )
  • Procesadores Arrandale (excepto Celeron, Pentium, Core i3, Core i5 -4XXM)
• Procesadores Sandy Bridge :
  • Ordenadores de sobremesa: todos excepto Pentium, Celeron, Core i3 ^{[ 6 ] [ 7 ]}
  • Móvil: todos los Core i7 y Core i5. Varios proveedores han distribuido configuraciones de BIOS con la extensión deshabilitada; ^{[ 8 ]} se requiere una actualización de BIOS para habilitarlas. ^{[ 9 ]}
• Procesadores Ivy Bridge
  • Todos los i5, i7, Xeon e i3-2115C ^{[ 10 ]} solamente
• Procesadores Haswell (todos excepto i3-4000m, ^{[ 11 ]} Pentium y Celeron)
• Procesadores Broadwell (todos excepto Pentium y Celeron)
• Procesadoras de Silvermont/Airmont (todas excepto Bay Trail-D y Bay Trail-M)
• Procesadores Goldmont (y posteriores)
• Procesadores Skylake (y posteriores)

Varios procesadores AMD son compatibles con las instrucciones AES:

• Procesadores de "equipos pesados"
  • Procesadores de excavadoras ^{[ 12 ]}
  • Procesadores Piledriver
  • Procesadoras de rodillos de vapor
  • Procesadores de excavadoras y más nuevos
• Procesadores Jaguar y más recientes
• Procesadores Puma y más nuevos
• Procesadores basados ​​en Zen (y posteriores)

Las CPU VIA x86 y AMD Geode utilizan en su lugar un manejo AES acelerado basado en controladores. (Véase la API de criptografía (Linux) ).

Los siguientes chips, si bien admiten la aceleración de hardware AES, no admiten AES-NI:

• Procesadores AMD Geode LX ^{[ 15 ]}
• VIA , usando VIA PadLock ^{[ 16 ] [ 17 ]}
  • Procesadores VIA C3 Nehemiah C5P (Eden-N) ^{[ 18 ]}
  • Procesadores VIA C7 Esther C5J ^{[ 19 ]}

La información de programación está disponible en el Manual de referencia de la arquitectura ARMv8, para el perfil de arquitectura ARMv8-A (Sección A2.3 "La extensión criptográfica de Armv8") . ^{[ 20 ]}

El Marvell Kirkwood era el núcleo integrado de una gama de SoC de Marvell Technology . Estas CPU SoC (ARM, mv_cesa en Linux) utilizan un manejo AES acelerado basado en controladores. (Véase Crypto API (Linux) ).

• Arquitectura ARMv8-A
  • Las extensiones criptográficas de ARM son compatibles opcionalmente con los núcleos ARM Cortex-A30/50/70.
• Aceleradores/motores de hardware criptográfico
  • Allwinner
    • A10, A20, A30, A31, A80, A83T, H3 y A64 utilizando el sistema de seguridad ^{[ 21 ]}
  • Broadcom
    • BCM5801/BCM5805/BCM5820 utilizando el procesador de seguridad ^{[ 17 ]}
  • Semiconductores NXP
    • i.MX6 en adelante ^{[ 22 ]}
  • Qualcomm
    • Snapdragon 810 en adelante ^{[ 23 ]}
  • chip de roca
    • Serie RK30xx en adelante ^{[ 24 ]}
  • Samsung
    • Serie Exynos 7 en adelante ^{[ 25 ]}

Las extensiones del conjunto de instrucciones criptográficas escalares y vectoriales para la arquitectura RISC-V fueron ratificadas respectivamente en 2022 y 2023, lo que permitió a los procesadores RISC-V implementar la aceleración por hardware para AES, GHASH , SHA-256 , SHA-512 , SM3 y SM4 .

Antes de que las instrucciones específicas de AES estuvieran disponibles en RISC-V, varios chips RISC-V incluían coprocesadores AES integrados. Algunos ejemplos son:

• El Sipeed-M1 de 64 bits y doble núcleo RISC-V admite AES y SHA256. ^{[ 26 ]}
• ESP32 -C basado en la arquitectura RISC-V (así como ESP32 basado en Xtensa ^{[ 27 ]} ), admite AES, SHA, RSA, RNG, HMAC, firma digital y XTS 128 para memoria flash. ^{[ 28 ]}
• El procesador RISC-V de 32 bits BL602/604 de Bouffalo Labs admite varias variantes de AES y SHA. ^{[ 29 ]}

Desde Power ISA v.2.07 , las instrucciones vcipherimplementan vcipherlastdirectamente una ronda de AES. ^{[ 30 ]}

Los procesadores de mainframe IBM z9 o posteriores admiten AES como instrucciones AES ECB/CBC de un solo código de operación (KM, KMC) a través del hardware CryptoExpress de IBM . ^{[ 31 ]} Por lo tanto, estas versiones AES de una sola instrucción son más fáciles de usar que las de Intel NI, pero es posible que no se puedan extender para implementar otros algoritmos basados ​​en funciones de ronda AES (como las funciones hash Whirlpool y Grøstl ).

• Atmel XMEGA ^{[ 32 ]} (acelerador en chip con ejecución paralela, no una instrucción)
• Los procesadores SPARC T3 y posteriores cuentan con soporte de hardware para varios algoritmos criptográficos, incluido AES.
• Cavium Octeon MIPS ^{[ 33 ]} Todos los procesadores basados ​​en Cavium Octeon MIPS tienen soporte de hardware para varios algoritmos criptográficos, incluido AES mediante instrucciones especiales del coprocesador 3.