memoria de acceso aleatorio dinámica

La máquina criptoanalítica con nombre en clave Aquarius, utilizada en Bletchley Park durante la Segunda Guerra Mundial, incorporaba una memoria dinámica cableada. Se leía una cinta de papel y los caracteres que contenía se almacenaban en una memoria dinámica. Esta memoria utilizaba un gran banco de condensadores, que podían estar cargados o no; un condensador cargado representaba una cruz (1) y un condensador descargado un punto (0). Dado que la carga se disipaba gradualmente, se aplicaba un pulso periódico para recargar los que aún estaban cargados (de ahí el término "dinámica"). ^{[ 6 ]}

En noviembre de 1965, Toshiba presentó una RAM dinámica bipolar para su calculadora electrónica Toscal BC-1411. ^{[ 7 ] [ 8 ] [ 9 ]} En 1966, Tomohisa Yoshimaru y Hiroshi Komikawa de Toshiba solicitaron una patente japonesa para un circuito de memoria compuesto por varios transistores y un condensador; en 1967 solicitaron una patente en los Estados Unidos. ^{[ 10 ]}

Las primeras formas de DRAM mencionadas anteriormente utilizaban transistores bipolares . Si bien ofrecían un rendimiento mejorado con respecto a la memoria de núcleo magnético , la DRAM bipolar no podía competir con el precio más bajo de la memoria de núcleo magnético, que entonces era la dominante. ^{[ 11 ]} También se habían utilizado condensadores para esquemas de memoria anteriores, como el tambor de la computadora Atanasoff-Berry , el tubo Williams y el tubo Selectron .

En 1966, el Dr. Robert Dennard inventó la arquitectura DRAM moderna, en la que hay un solo transistor MOS por condensador, ^{[ 12 ]} en el Centro de Investigación Thomas J. Watson de IBM , mientras trabajaba en memoria MOS e intentaba crear una alternativa a la SRAM, que requería seis transistores MOS por cada bit de datos. Al examinar las características de la tecnología MOS, descubrió que era capaz de construir condensadores y que almacenar una carga o ninguna carga en el condensador MOS podía representar el 1 y el 0 de un bit, mientras que el transistor MOS podía controlar la escritura de la carga en el condensador. Esto lo llevó al desarrollo de la celda de memoria DRAM MOS de un solo transistor. ^{[ 13 ]} Presentó una patente en 1967 y se le concedió la patente estadounidense número 3,387,286 en 1968. ^{[ 14 ]} La memoria MOS ofrecía un mayor rendimiento, era más barata y consumía menos energía que la memoria de núcleo magnético. ^{[ 15 ]} La patente describe la invención: "Cada celda se forma, en una realización, utilizando un único transistor de efecto de campo y un único condensador." ^{[ 16 ]}

Los chips MOS DRAM fueron comercializados en 1969 por Advanced Memory Systems, Inc., de Sunnyvale, CA. Este chip de 1024 bits se vendió a Honeywell , Raytheon , Wang Laboratories y otros. Ese mismo año, Honeywell le pidió a Intel que fabricara una DRAM utilizando una celda de tres transistores que habían desarrollado. Esta se convirtió en la Intel 1102 a principios de 1970. ^{[ 17 ]} Sin embargo, la 1102 tuvo muchos problemas, lo que llevó a Intel a comenzar a trabajar en su propio diseño mejorado, en secreto para evitar conflictos con Honeywell. Esta se convirtió en la primera DRAM disponible comercialmente, la Intel 1103 , en octubre de 1970, a pesar de los problemas iniciales con el bajo rendimiento hasta la quinta revisión de las máscaras . La 1103 fue diseñada por Joel Karp y maquetada por Pat Earhart. Las máscaras fueron cortadas por Barbara Maness y Judy Garcia. ^{[ 18 ]} La memoria MOS superó a la memoria de núcleo magnético como la tecnología de memoria dominante a principios de la década de 1970. ^{[ 15 ]}

La primera DRAM con líneas de dirección de fila y columna multiplexadas fue la Mostek MK4096 de 4  Kbit, diseñada por Robert Proebsting e introducida en 1973. Este esquema de direccionamiento utiliza los mismos pines de dirección para recibir la mitad inferior y la mitad superior de la dirección de la celda de memoria referenciada, alternando entre ambas mitades en ciclos de bus alternos. Esto representó un avance radical, reduciendo a la mitad el número de líneas de dirección necesarias, lo que permitió integrarla en paquetes con menos pines, una ventaja de coste que creció con cada aumento en el tamaño de la memoria. La MK4096 demostró ser un diseño muy robusto para aplicaciones de clientes. Con una  densidad de 16 Kbit, la ventaja de coste aumentó; la  DRAM Mostek MK4116 de 16 Kbit, ^{[ 19 ] [ 20 ]} introducida en 1976, alcanzó una cuota de mercado mundial de DRAM superior al 75 %. Sin embargo, a medida que la densidad aumentó a 64  Kbit a principios de la década de 1980, Mostek y otros fabricantes estadounidenses fueron superados por los fabricantes japoneses de DRAM, que dominaron los mercados de Estados Unidos y del mundo durante las décadas de 1980 y 1990.

A principios de 1985, Gordon Moore decidió que Intel dejara de producir DRAM. ^{[ 21 ]} Para 1986, muchos, aunque no todos, los fabricantes de chips de Estados Unidos habían dejado de fabricar DRAM. ^{[ 22 ]} Micron Technology y Texas Instruments continuaron produciéndolas comercialmente, e IBM las produjo para uso interno.

En 1985, cuando los chips de memoria DRAM de 64K eran los más comunes en las computadoras y más del 60% de estos chips eran producidos por empresas japonesas, los fabricantes de semiconductores de Estados Unidos acusaron a las empresas japonesas de dumping de exportación con el fin de expulsar a los fabricantes estadounidenses del mercado de chips de memoria. Los precios de los chips de 64K se desplomaron de 3,50 dólares a tan solo 35 centavos de dólar en 18 meses, con consecuencias financieras desastrosas para algunas empresas estadounidenses. El 4 de diciembre de 1985, la Administración de Comercio Internacional del Departamento de Comercio de Estados Unidos falló a favor de la demanda. ^{[ 23 ] [ 24 ] [ 25 ] [ 26 ]}

La memoria de acceso aleatorio dinámico síncrono (SDRAM) fue desarrollada por Samsung . El primer chip SDRAM comercial fue el Samsung KM48SL2000, que tenía una capacidad de 16 Mbit [ ^{27 ]} y se presentó en 1992. ^{[ 28 ]} El primer chip de memoria DDR SDRAM ( SDRAM de doble velocidad de datos ) comercial fue el chip DDR SDRAM de 64 Mbit de Samsung, lanzado ^en 1998. ^{[ 29 ]}  

Más tarde, en 2001, los fabricantes japoneses de DRAM acusaron a los fabricantes coreanos de DRAM de dumping. ^{[ 30 ] [ 31 ] [ 32 ] [ 33 ]}

En 2002, el Departamento de Justicia de los Estados Unidos inició una investigación que finalmente encontró culpables a varios fabricantes de computadoras de fijación de precios de DRAM . ^{[ 34 ]}

1. Los amplificadores de detección están desconectados. ^{[ 37 ]}
2. Las líneas de bits se precargan a voltajes exactamente iguales que se encuentran entre los niveles lógicos alto y bajo (por ejemplo, 0,5  V si los dos niveles son 0 y 1  V). Las líneas de bits son físicamente simétricas para mantener la capacitancia igual, por lo que en este momento sus voltajes son iguales. ^{[ 37 ]}
3. El circuito de precarga está apagado. Debido a que las líneas de bits son relativamente largas, tienen suficiente capacitancia para mantener el voltaje de precarga durante un breve período. Este es un ejemplo de lógica dinámica . ^{[ 37 ]}
4. La línea de palabra de la fila deseada se activa para conectar el condensador de almacenamiento de una celda a su línea de bits. Esto provoca que el transistor conduzca, transfiriendo carga de la celda de almacenamiento a la línea de bits conectada (si el valor almacenado es 1) o de la línea de bits conectada a la celda de almacenamiento (si el valor almacenado es 0). Dado que la capacitancia de la línea de bits suele ser mucho mayor que la de la celda de almacenamiento, la tensión en la línea de bits aumenta muy ligeramente si el condensador de la celda de almacenamiento se descarga y disminuye muy ligeramente si la celda de almacenamiento se carga (p. ej., 0,54 V y 0,45  V en ambos casos). Como la otra línea de bits mantiene 0,50  V, existe una pequeña diferencia de tensión entre las dos líneas de bits trenzadas. ^{[ 37 ]}
5. Los amplificadores de detección están ahora conectados a los pares de líneas de bits. A continuación, se produce una retroalimentación positiva desde los inversores interconectados, amplificando así la pequeña diferencia de voltaje entre las líneas de bits de las filas impares y pares de una columna determinada hasta que una línea de bits alcanza el voltaje mínimo y la otra el voltaje máximo. Una vez que esto ocurre, la fila está abierta (los datos de la celda deseada están disponibles). ^{[ 37 ]}
6. Todas las celdas de almacenamiento en la fila abierta se detectan simultáneamente y las salidas del amplificador de detección se enclavan. A continuación, una dirección de columna selecciona qué bit de enclavamiento conectar al bus de datos externo. Las lecturas de diferentes columnas en la misma fila se pueden realizar sin retardo de apertura de fila porque, para la fila abierta, todos los datos ya se han detectado y enclavado. ^{[ 37 ]}
7. Mientras se realiza la lectura de columnas en una fila abierta, la corriente fluye de regreso por las líneas de bits desde la salida de los amplificadores de detección y recarga las celdas de almacenamiento. Esto refuerza (es decir, actualiza) la carga en la celda de almacenamiento al aumentar el voltaje en el condensador de almacenamiento si estaba cargado inicialmente, o al mantenerlo descargado si estaba vacío. Cabe señalar que, debido a la longitud de las líneas de bits, existe un retardo de propagación considerable para que la carga se transfiera de regreso al condensador de la celda. Esto lleva un tiempo significativo después del final de la amplificación de detección y, por lo tanto, se superpone con una o más lecturas de columna. ^{[ 37 ]}
8. Una vez leídas todas las columnas de la fila abierta actual, la línea de palabra se desactiva para desconectar los condensadores de la celda de almacenamiento (la fila se cierra) de las líneas de bits. El amplificador de detección se desactiva y las líneas de bits se precargan de nuevo. ^{[ 37 ]}

Para almacenar datos, se abre una fila y el amplificador de detección de una columna determinada se fuerza temporalmente al estado de voltaje alto o bajo deseado, lo que provoca que la línea de bits cargue o descargue el condensador de almacenamiento de la celda al valor deseado. Debido a la configuración de retroalimentación positiva del amplificador de detección, este mantendrá una línea de bits a un voltaje estable incluso después de que se elimine el voltaje de forzamiento. Durante una escritura en una celda en particular, todas las columnas de una fila se detectan simultáneamente, al igual que durante la lectura, por lo que, aunque solo se modifica la carga del condensador de la celda de almacenamiento de una sola columna, toda la fila se actualiza (se vuelve a escribir), como se ilustra en la figura de la derecha. ^{[ 37 ]}

Por lo general, los fabricantes especifican que cada fila debe actualizarse cada 64  ms o menos, según lo define el estándar JEDEC .

Algunos sistemas actualizan todas las filas en una ráfaga de actividad que involucra a todas las filas cada 64  ms. Otros sistemas actualizan una fila a la vez de forma escalonada a lo largo del  intervalo de 64 ms. Por ejemplo, un sistema con ^2¹³  =  8192 filas requeriría una frecuencia de actualización escalonada de una fila cada 7,8  μs, que es 64  ms dividido entre 8192 filas. Algunos sistemas en tiempo real actualizan una porción de la memoria en un momento determinado por una función de temporizador externa que controla el funcionamiento del resto del sistema, como el intervalo de borrado vertical que ocurre cada 10-20  ms en los equipos de vídeo.

La dirección de la fila que se actualizará a continuación se mantiene mediante lógica externa o un contador dentro de la DRAM. Un sistema que proporciona la dirección de la fila (y la orden de actualización) lo hace para tener mayor control sobre cuándo y qué fila actualizar. Esto se hace para minimizar los conflictos con los accesos a la memoria, ya que dicho sistema conoce tanto los patrones de acceso a la memoria como los requisitos de actualización de la DRAM. Cuando la dirección de la fila la proporciona un contador dentro de la DRAM, el sistema renuncia al control sobre qué fila se actualiza y solo proporciona la orden de actualización. Algunas DRAM modernas son capaces de autorrefrescarse; no se requiere lógica externa para indicarle a la DRAM que se actualice o para proporcionar una dirección de fila.

En determinadas condiciones, la mayor parte de los datos en la DRAM se pueden recuperar incluso si la DRAM no se ha actualizado durante varios minutos. ^{[ 38 ]}

Se requieren muchos parámetros para describir completamente la temporización del funcionamiento de la DRAM. Aquí hay algunos ejemplos para dos grados de temporización de DRAM asíncrona, de una hoja de datos publicada en 1998: ^{[ 39 ]}

Por lo tanto, el valor que se suele citar es el tiempo de salida de datos válidos desde el estado bajo de /RAS. Este es el tiempo necesario para abrir una fila, estabilizar los amplificadores de detección y entregar los datos de la columna seleccionada a la salida. Este es también el tiempo mínimo de estado bajo de /RAS, que incluye el tiempo para que los datos amplificados se devuelvan para recargar las celdas. El tiempo para leer bits adicionales de una página abierta es mucho menor, definido por el tiempo de ciclo de /CAS a /CAS. El valor citado es la forma más clara de comparar el rendimiento de diferentes memorias DRAM, ya que establece el límite inferior independientemente de la longitud de la fila o el tamaño de la página. Las matrices más grandes dan como resultado una mayor capacitancia de línea de bits y mayores retardos de propagación, lo que provoca que este tiempo aumente, ya que el tiempo de estabilización del amplificador de detección depende tanto de la capacitancia como de la latencia de propagación. Esto se contrarresta en los chips DRAM modernos integrando muchas más matrices DRAM completas dentro de un solo chip, para acomodar una mayor capacidad sin que el rendimiento se vuelva demasiado lento.

Cuando se accede a una memoria RAM de este tipo mediante lógica síncrona, los tiempos se redondean generalmente al ciclo de reloj más cercano. Por ejemplo, al acceder a ella mediante una  máquina de estados de 100 MHz (es decir, un  reloj de 10 ns), la  DRAM de 50 ns puede realizar la primera lectura en cinco ciclos de reloj y lecturas adicionales dentro de la misma página cada dos ciclos. Esto se describía generalmente como una temporización "5-2-2-2" , ya que eran comunes las ráfagas de cuatro lecturas dentro de una página.

Al describir la memoria síncrona, la temporización se describe mediante el número de ciclos de reloj separados por guiones. Estos números representan t _CL - t _RCD - t _RP - t _RAS en múltiplos del tiempo del ciclo de reloj de la DRAM. Cabe destacar que esto equivale a la mitad de la velocidad de transferencia de datos cuando se utiliza señalización de doble velocidad de datos . La temporización estándar JEDEC PC3200 es 3-4-4-8 ^{[ 40 ]} con un  reloj de 200 MHz, mientras que los módulos DIMM DRAM DDR PC3200 de alto rendimiento y precio elevado pueden funcionar con una temporización de 2-2-2-5 . ^{[ 41 ]}

El tiempo mínimo de acceso aleatorio ha mejorado de t _RAC  =  50  ns a t _RCD + t _CL = 22,5  ns , e incluso la  versión premium de 20 ns es solo 2,5 veces más rápida que la DRAM asíncrona. La latencia CAS ha mejorado aún menos, de t _CAC = 13  ns a 10  ns. Sin embargo, la memoria DDR3 alcanza un ancho de banda 32 veces mayor; debido a la segmentación interna y las rutas de datos amplias, puede generar dos palabras cada 1,25  ns ( 1600  Mword/s) , mientras que la DRAM EDO puede generar una palabra por t _PC  =  20  ns (50  Mword/s).

Hasta mediados de la década de 1980, los condensadores en las celdas DRAM eran coplanares con el transistor de acceso (se construían sobre la superficie del sustrato), por lo que se les denominaba condensadores planares . El impulso por aumentar tanto la densidad como, en menor medida, el rendimiento, requirió diseños más densos. Esto estuvo fuertemente motivado por razones económicas, una consideración fundamental para los dispositivos DRAM, especialmente para las DRAM comerciales. La minimización del área de la celda DRAM puede producir un dispositivo más denso y reducir el costo por bit de almacenamiento. A partir de mediados de la década de 1980, el condensador se movió por encima o por debajo del sustrato de silicio para cumplir con estos objetivos. Las celdas DRAM con condensadores por encima del sustrato se denominan condensadores de placa apilada o plegada . Aquellas con condensadores enterrados bajo la superficie del sustrato se denominan condensadores de trinchera . En la década de 2000, los fabricantes estaban claramente divididos en cuanto al tipo de condensador utilizado en sus DRAM, y el costo relativo y la escalabilidad a largo plazo de ambos diseños han sido objeto de un amplio debate. La mayoría de las DRAM, de fabricantes importantes como Hynix , Micron Technology y Samsung Electronics , utilizan la estructura de condensador apilado, mientras que fabricantes más pequeños como Nanya Technology utilizan la estructura de condensador de trinchera (Jacob, págs.  355-357).

En la configuración de condensadores apilados, el condensador se construye sobre la superficie del sustrato. Está formado por un dieléctrico de óxido-nitruro-óxido (ONO) intercalado entre dos capas de placas de polisilicio (la placa superior es compartida por todas las celdas DRAM de un circuito integrado), y su forma puede ser rectangular, cilíndrica o de otra índole más compleja. Existen dos variantes básicas de condensadores apilados, según su ubicación con respecto a la línea de bits : condensador bajo la línea de bits (CUB) y condensador sobre la línea de bits (COB). En la primera, el condensador se encuentra debajo de la línea de bits, que suele ser metálica, y esta cuenta con un contacto de polisilicio que se extiende hacia abajo para conectarla al terminal de fuente del transistor de acceso. En la segunda, el condensador se construye sobre la línea de bits, que casi siempre es de polisilicio, pero por lo demás es idéntica a la variante COB. La ventaja de la variante COB reside en la facilidad de fabricación del contacto entre la línea de bits y la fuente del transistor de acceso, ya que se encuentra físicamente cerca de la superficie del sustrato. Sin embargo, esto requiere que el área activa se disponga en un ángulo de 45 grados vista desde arriba, lo que dificulta asegurar que el contacto del condensador no toque la línea de bits. Las celdas CUB evitan esto, pero presentan dificultades para insertar contactos entre las líneas de bits, ya que el tamaño de las características tan cerca de la superficie es igual o cercano al tamaño mínimo de las características de la tecnología de proceso (Kenner, págs.  33-42).

El condensador de trinchera se construye grabando un orificio profundo en el sustrato de silicio. El volumen del sustrato que rodea el orificio se dopa intensamente para producir una placa n ⁺ enterrada con baja resistencia. Se deposita una capa dieléctrica de óxido-nitruro-óxido y, finalmente, el orificio se rellena depositando polisilicio dopado, que forma la placa superior del condensador. La parte superior del condensador se conecta al terminal de drenaje del transistor de acceso mediante una tira de polisilicio (Kenner, págs.  42-44). La relación profundidad-anchura de un condensador de trinchera en las DRAM de mediados de la década de 2000 puede superar 50:1 (Jacob, pág.  357).

Los condensadores de trinchera presentan numerosas ventajas. Dado que el condensador se encuentra integrado en el sustrato en lugar de estar sobre su superficie, el área que ocupa se puede minimizar al mínimo necesario para conectarlo al terminal de drenaje del transistor de acceso sin reducir su tamaño ni, por lo tanto, su capacitancia (Jacob, pp.  356-357). Alternativamente, la capacitancia puede incrementarse grabando un orificio más profundo sin aumentar la superficie (Kenner, p.  44). Otra ventaja del condensador de trinchera es que su estructura se ubica bajo las capas de interconexión metálica, lo que facilita su planarización y permite su integración en una tecnología de proceso optimizada para lógica, que cuenta con múltiples niveles de interconexión sobre el sustrato. El hecho de que el condensador se encuentre bajo la lógica implica que se construye antes que los transistores. Esto permite utilizar procesos de alta temperatura para la fabricación de los condensadores, que de otro modo degradarían los transistores lógicos y su rendimiento. Por consiguiente, los condensadores de trinchera son idóneos para la construcción de DRAM integrada (eDRAM) (Jacob, p.  357). Las desventajas de los condensadores de trinchera son las dificultades para construir de forma fiable las estructuras del condensador dentro de agujeros profundos y para conectar el condensador al terminal de drenaje del transistor de acceso (Kenner, p.  44).

Los circuitos integrados DRAM de primera generación (aquellos con capacidades de 1  Kbit), como el Intel 1103 , utilizaban una celda DRAM de tres transistores y un condensador (3T1C) con circuitos de lectura y escritura independientes. La línea de palabra de escritura controlaba un transistor de escritura que conectaba el condensador a la línea de bits de escritura, al igual que en la celda 1T1C, pero existía una línea de palabra de lectura y un transistor de lectura independientes que conectaban un transistor amplificador a la línea de bits de lectura. En la segunda generación, el afán por reducir costes al integrar la misma cantidad de bits en un área menor llevó a la adopción casi universal de la celda DRAM 1T1C, aunque algunos dispositivos con  capacidades de 4 y 16 Kbit continuaron utilizando la celda 3T1C por motivos de rendimiento (Kenner, p.  6). Estas ventajas de rendimiento incluían, sobre todo, la capacidad de leer el estado almacenado por el condensador sin descargarlo, evitando así la necesidad de reescribir lo leído (lectura no destructiva). Una segunda ventaja de rendimiento se relaciona con los transistores separados de la celda 3T1C para lectura y escritura; el controlador de memoria puede aprovechar esta característica para realizar lecturas, modificaciones y escrituras atómicas, donde un valor se lee, se modifica y luego se vuelve a escribir como una sola operación indivisible (Jacob, p.  459).

La celda DRAM de un transistor y cero condensadores (1T o 1T0C) ha sido objeto de investigación desde finales de la década de 1990. La DRAM 1T es una forma diferente de construir la celda de memoria DRAM básica, distinta de la clásica celda DRAM de un transistor y un condensador (1T/1C), a la que también se hace referencia a veces como DRAM 1T , especialmente en comparación con las DRAM 3T y 4T a las que sustituyó en la década de 1970.

En las celdas DRAM 1T, el bit de datos se sigue almacenando en una región capacitiva controlada por un transistor, pero esta capacitancia ya no la proporciona un condensador independiente. La DRAM 1T es un diseño de celda de bits "sin condensador" que almacena datos utilizando la capacitancia parásita del cuerpo inherente a los transistores de silicio sobre aislante (SOI). Este efecto de cuerpo flotante , considerado una molestia en el diseño lógico, puede utilizarse para el almacenamiento de datos. Esto confiere a las celdas DRAM 1T la mayor densidad y facilita su integración con circuitos lógicos de alto rendimiento, ya que se construyen con las mismas tecnologías de proceso SOI. ^{[ 44 ]}

La actualización de las celdas sigue siendo necesaria, pero a diferencia de la DRAM 1T1C, las lecturas en la DRAM 1T no son destructivas; la carga almacenada provoca un cambio detectable en el voltaje umbral del transistor. ^{[ 45 ]} En términos de rendimiento, los tiempos de acceso son significativamente mejores que los de las DRAM basadas en capacitores, pero ligeramente peores que los de la SRAM. Existen varios tipos de DRAM 1T: la Z-RAM comercializada de Innovative Silicon, la TTRAM ^{[ 46 ]} de Renesas y la A-RAM del consorcio UGR / CNRS .

Se requieren amplificadores de detección para leer el estado de las celdas DRAM. Al activarse el transistor de acceso, la carga eléctrica del condensador se comparte con la línea de bits. La capacitancia de la línea de bits es mucho mayor que la del condensador (aproximadamente diez veces). Por lo tanto, la variación en la tensión de la línea de bits es mínima. Los amplificadores de detección son necesarios para convertir la diferencia de tensión a los niveles especificados por el sistema de señalización lógica. Las DRAM modernas utilizan amplificadores de detección diferenciales y presentan requisitos específicos sobre la construcción de las matrices DRAM. Estos amplificadores funcionan llevando sus salidas a extremos opuestos en función de las tensiones relativas en pares de líneas de bits. Los amplificadores de detección funcionan de forma eficaz y eficiente solo si la capacitancia y las tensiones de estos pares de líneas de bits coinciden estrechamente. Además de asegurar que la longitud de las líneas de bits y el número de celdas DRAM conectadas a ellas sean iguales, han surgido dos arquitecturas básicas para el diseño de matrices que satisfacen los requisitos de los amplificadores de detección: matrices de líneas de bits abiertas y plegadas.

Los primeros circuitos integrados DRAM carecían de redundancia. Un circuito integrado con una celda DRAM defectuosa se descartaba. A partir de la  generación de 64 kbit/s, las matrices DRAM han incluido filas y columnas de reserva para mejorar el rendimiento. Estas filas y columnas de reserva permiten tolerar pequeños defectos de fabricación que pueden provocar que algunas filas o columnas no funcionen. Las filas y columnas defectuosas se desconectan físicamente del resto de la matriz mediante la activación de un fusible programable o el corte del cable con un láser. Las filas o columnas de reserva se sustituyen mediante la reasignación de la lógica en los decodificadores de filas y columnas (Jacob, págs.  358-361).

Aunque la memoria dinámica solo está especificada y garantizada para retener su contenido cuando se le suministra energía y se actualiza cada breve período de tiempo (a menudo 64 ms ), los condensadores de las celdas de memoria suelen retener sus valores durante un tiempo significativamente mayor, especialmente a bajas temperaturas. ^{[ 56 ]} En algunas condiciones, la mayor parte de los datos en la DRAM se pueden recuperar incluso si no se ha actualizado durante varios minutos. ^{[ 57 ]}

Esta propiedad puede utilizarse para eludir la seguridad y recuperar datos almacenados en la memoria principal que se supone se destruye al apagar el equipo. El equipo podría reiniciarse rápidamente y leerse el contenido de la memoria principal; o bien, extrayendo los módulos de memoria del equipo, enfriándolos para prolongar la persistencia de los datos y transfiriéndolos a otro equipo para su lectura. Se ha demostrado que este ataque elude sistemas populares de cifrado de disco, como TrueCrypt ( de código abierto) , BitLocker Drive Encryption de Microsoft y FileVault de Apple . ^{[ 56 ]} Este tipo de ataque contra un equipo se suele denominar ataque de arranque en frío .

La memoria dinámica, por definición, requiere una actualización periódica. Además, la lectura de la memoria dinámica es una operación destructiva, que requiere una recarga de las celdas de almacenamiento en la fila que se ha leído. Si estos procesos son imperfectos, una operación de lectura puede causar errores transitorios . En particular, existe el riesgo de que se produzca una fuga de carga entre celdas cercanas, lo que provoca que la actualización o lectura de una fila cause un error de perturbación en una fila adyacente o incluso cercana. El conocimiento de los errores de perturbación se remonta a la primera DRAM disponible comercialmente a principios de la década de 1970 (la Intel 1103 ). A pesar de las técnicas de mitigación empleadas por los fabricantes, investigadores comerciales demostraron en un análisis de 2014 que los chips DRAM DDR3 disponibles comercialmente fabricados en 2012 y 2013 son susceptibles a errores de perturbación. ^{[ 58 ]} El efecto secundario asociado que provocó los cambios de bits observados se ha denominado " martillo de fila" .

Los circuitos integrados de RAM dinámica se pueden empaquetar en encapsulados de epoxi moldeado, con un marco de conexión interno para las interconexiones entre el chip de silicio y los terminales del encapsulado. El diseño original del IBM PC utilizaba circuitos integrados, incluidos los de DRAM, empaquetados en encapsulados DIP (Dual In-line Package ), soldados directamente a la placa base o montados en zócalos. A medida que la densidad de memoria se disparó, el encapsulado DIP dejó de ser práctico. Para facilitar su manipulación, se pueden montar varios circuitos integrados de RAM dinámica en un único módulo de memoria, lo que permite la instalación de memoria de 16, 32 o 64 bits en una sola unidad, sin necesidad de que el instalador inserte varios circuitos integrados individuales. Los módulos de memoria pueden incluir dispositivos adicionales para la comprobación de paridad o la corrección de errores. A lo largo de la evolución de los ordenadores de sobremesa, se han desarrollado varios tipos estandarizados de módulos de memoria. Los ordenadores portátiles, las consolas de videojuegos y los dispositivos especializados pueden tener sus propios formatos de módulos de memoria que no son intercambiables con los componentes estándar de sobremesa por motivos de encapsulado o propiedad intelectual.

La memoria DRAM integrada en un circuito integrado diseñado mediante un proceso optimizado para lógica (como un circuito integrado de aplicación específica , un microprocesador o un sistema completo en un chip ) se denomina DRAM embebida (eDRAM). La DRAM embebida requiere diseños de celdas DRAM que puedan fabricarse sin impedir la fabricación de transistores de conmutación rápida utilizados en lógica de alto rendimiento, así como la modificación de la tecnología básica de proceso optimizado para lógica para adaptarse a los pasos necesarios para construir las estructuras de las celdas DRAM.

La DRAM original, ahora conocida como DRAM asíncrona, fue el primer tipo de DRAM en uso. Desde sus orígenes a finales de la década de 1960, fue común en la informática hasta alrededor de 1997, cuando fue reemplazada en gran medida por la DRAM síncrona . En la actualidad, la fabricación de RAM asíncrona es relativamente rara. ^{[ 59 ]}

Salida de datos extendida de la DRAM

La DRAM de salida de datos extendida (EDO DRAM) fue inventada y patentada en la década de 1990 por Micron Technology, que luego otorgó licencias de la tecnología a muchos otros fabricantes de memoria. ^{[ 66 ]} La EDO RAM, a veces denominada DRAM habilitada para modo de página hiperrápido , es similar a la DRAM de modo de página rápido con la característica adicional de que se puede iniciar un nuevo ciclo de acceso mientras se mantiene activa la salida de datos del ciclo anterior. Esto se puede utilizar para superponer operaciones en cierta medida (pipelining) y mejorar el rendimiento. ^{[ 67 ]} Es hasta un 30 % más rápida que la DRAM FPM ^{[ 68 ]} a la que comenzó a reemplazar en 1995 cuando Intel introdujo el chipset 430FX con soporte para EDO DRAM. Independientemente de las ganancias de rendimiento, los SIMM FPM y EDO se pueden utilizar indistintamente en muchas (pero no todas) las aplicaciones. ^{[ 69 ] [ 70 ]}

Para ser precisos, la memoria DRAM EDO comienza la salida de datos en el flanco descendente de CAS , pero no la desactiva cuando CAS vuelve a subir. En cambio, mantiene la salida actual válida (extendiendo así el tiempo de salida de datos) incluso mientras la DRAM comienza a decodificar una nueva dirección de columna, hasta que se seleccionan los datos de una nueva columna mediante otro flanco descendente de CAS , o hasta que la salida se desactiva mediante el flanco ascendente de RAS . (O, con menos frecuencia, por un cambio en CS , OE o WE ).

Esta capacidad de iniciar un nuevo acceso incluso antes de que el sistema haya recibido los datos de la columna anterior permitió diseñar controladores de memoria que podían realizar un acceso CAS (en la fila actualmente abierta) en un ciclo de reloj, o al menos en dos ciclos de reloj en lugar de los tres requeridos anteriormente. Las capacidades de EDO pudieron compensar parcialmente la pérdida de rendimiento debida a la falta de una caché L2 en los PC de bajo costo y de uso general. Los portátiles más caros también solían carecer de una caché L2 debido a limitaciones de tamaño y energía, y se beneficiaron de manera similar. Incluso para sistemas con una caché L2, la disponibilidad de la memoria EDO mejoró la latencia de memoria promedio observada por las aplicaciones en comparación con las implementaciones FPM anteriores.

La memoria DRAM EDO de ciclo único se popularizó mucho en las tarjetas de video a finales de la década de 1990. Era muy económica y, sin embargo, ofrecía un rendimiento casi tan eficiente como la VRAM, mucho más costosa.

La memoria RAM dinámica síncrona (SDRAM) modifica significativamente la interfaz de memoria asíncrona, añadiendo una línea de reloj (y una línea de habilitación de reloj). Todas las demás señales se reciben en el flanco ascendente del reloj.

Las entradas RAS y CAS ya no actúan como estroboscopios, sino que, junto con WE , forman parte de un comando de 3 bits:

La función de la línea OE se extiende a una señal DQM por byte, que controla la entrada de datos (escritura) además de la salida de datos (lectura). Esto permite que los chips DRAM tengan un ancho superior a 8 bits sin dejar de admitir escrituras con granularidad de byte.

Muchos parámetros de temporización permanecen bajo el control del controlador DRAM. Por ejemplo, debe transcurrir un tiempo mínimo entre la activación de una fila y una orden de lectura o escritura. Un parámetro importante debe programarse en el propio chip SDRAM: la latencia CAS . Esta es la cantidad de ciclos de reloj permitidos para las operaciones internas entre una orden de lectura y la primera palabra de datos que aparece en el bus de datos. El comando de registro de modo de carga se utiliza para transferir este valor al chip SDRAM. Otros parámetros configurables incluyen la longitud de las ráfagas de lectura y escritura, es decir, la cantidad de palabras transferidas por cada orden de lectura o escritura.

El cambio más significativo, y la razón principal por la que la SDRAM ha reemplazado a la RAM asíncrona, es la compatibilidad con múltiples bancos internos dentro del chip DRAM. Mediante unos pocos bits de la dirección del banco que acompañan a cada comando, se puede activar un segundo banco y comenzar a leer datos mientras se lee del primero . Al alternar los bancos, un único dispositivo SDRAM puede mantener el bus de datos ocupado de forma continua, algo que la DRAM asíncrona no puede hacer.

DRAM síncrona de doble velocidad de datos

La SDRAM de doble velocidad de datos (DDR SDRAM o DDR) fue un desarrollo posterior de la SDRAM, utilizada en la memoria de PC a partir del año 2000. Las especificaciones subsiguientes se numeran secuencialmente ( DDR2 , DDR3 , etc.). La DDR SDRAM realiza internamente accesos de doble ancho a la frecuencia de reloj y utiliza una interfaz de doble velocidad de datos para transferir la mitad en cada flanco de reloj. La DDR2 y la DDR3 aumentaron este factor a 4× y 8×, respectivamente, proporcionando ráfagas de 4 y 8 palabras durante 2 y 4 ciclos de reloj, respectivamente. La tasa de acceso interna permanece prácticamente sin cambios (200 millones por segundo para la memoria DDR-400, DDR2-800 y DDR3-1600), pero cada acceso transfiere más datos.

Las memorias RAM gráficas son memorias DRAM asíncronas y síncronas diseñadas para tareas relacionadas con los gráficos, como la memoria de texturas y los búferes de fotogramas , que se encuentran en las tarjetas de vídeo .

DRAM multibanco

La DRAM multibanco (MDRAM) es un tipo de DRAM especializada desarrollada por MoSys . Está compuesta por pequeños bancos de memoria de 256 kB , que operan de forma intercalada , proporcionando anchos de banda adecuados para tarjetas gráficas a un menor coste que memorias como la SRAM . La MDRAM también permite operaciones en dos bancos en un solo ciclo de reloj, lo que posibilita múltiples accesos concurrentes si estos fueran independientes. La MDRAM se utilizó principalmente en tarjetas gráficas, como las que incorporaban los chipsets Tseng Labs ET6x00. Las placas basadas en este chipset solían tener una capacidad inusual de 2,25 MB debido a la facilidad de implementación de la MDRAM con dichas capacidades. Una tarjeta gráfica con 2,25 MB de MDRAM tenía suficiente memoria para proporcionar color de 24 bits a una resolución de 1024 × 768 , una configuración muy popular en aquel entonces.

Memoria SDRAM de doble velocidad de datos para gráficos

La memoria SDRAM de doble velocidad de datos gráfica (GDDR) es un tipo de memoria DDR SDRAM especializada diseñada para usarse como memoria principal de las unidades de procesamiento gráfico (GPU). La GDDR SDRAM se distingue de los tipos de DDR SDRAM estándar, como la DDR3, aunque comparten algunas tecnologías centrales. Sus características principales son frecuencias de reloj más altas tanto para el núcleo DRAM como para la interfaz de E/S, lo que proporciona un mayor ancho de banda de memoria para las GPU. A partir de 2025, existen ocho generaciones sucesivas de GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 , GDDR6X y GDDR7 .

La RAM pseudoestática (PSRAM o PSDRAM) es una RAM dinámica con circuitos de actualización y control de direcciones integrados para que se comporte de forma similar a la RAM estática (SRAM). Combina la alta densidad de la DRAM con la facilidad de uso de la SRAM auténtica. La PSRAM se utilizó en el iPhone 3G de Apple y en otros sistemas embebidos como la plataforma XFlar. ^{[ 73 ]}

Algunos componentes DRAM cuentan con un modo de autorrefresco . Si bien este modo implica gran parte de la misma lógica necesaria para el funcionamiento pseudoestático, suele ser equivalente a un modo de espera. Su función principal es permitir que un sistema suspenda el funcionamiento de su controlador DRAM para ahorrar energía sin perder los datos almacenados en la DRAM, en lugar de permitir el funcionamiento sin un controlador DRAM independiente, como ocurre con las PSRAM mencionadas.

MoSys comercializó una variante integrada de PSRAM bajo el nombre 1T-SRAM . Se trata de un conjunto de pequeños bancos de DRAM con una caché SRAM delante para que funcione de forma muy similar a una SRAM convencional. Se utiliza en las consolas de videojuegos Nintendo GameCube y Wii .

La HyperRAM de Cypress Semiconductor ^{[ 74 ]} es un tipo de PSRAM que admite una interfaz HyperBus de 8 pines compatible con JEDEC ^{[ 75 ]} o una interfaz xSPI octal.