R10000

The integer unit consists of the integer register file and three pipelines, two integer, one load store. The integer register file is 64 bits wide and contains 64 entries, of which 32 are architectural registers and 32 are rename registers which implement register renaming. The register file has seven read ports and three write ports. Both integer pipelines have an adder and a logic unit. However, only the first pipeline has a barrel shifter and hardware for confirming the prediction of conditional branches. The second pipeline is used to access the multiplier and divider. Multiplies are pipelined, and have a six-cycle latency for 32-bit integers and ten for 64-bit integers. Division is not pipelined. The divider uses a non-restoring algorithm that produces one bit per cycle. Latencies for 32-bit and 64-bit divides are 35 and 67 cycles, respectively.

The floating-point unit (FPU) consists of four functional units, an adder, a multiplier, divide unit and square root unit. The adder and multiplier are pipelined, but the divide and square root units are not. Adds and multiplies have a latency of three cycles and the adder and multiplier can accept a new instruction every cycle. The divide unit has a 12- or 19-cycle latency, depending on whether the divide is single precision or double precision, respectively.

The square root unit executes square root and reciprocal square root instructions. Square root instructions have an 18- or 33-cycle latency for single precision or double precision, respectively. A new square root instruction can be issued to the divide unit every 20 or 35 cycles for single precision and double precision respectively. Reciprocal square roots have longer latencies, 30 to 52 cycles for single precision (32-bit) and double precision (64-bit) respectively.

The floating-point register file contains sixty-four 64-bit registers, of which thirty-two are architectural and the remaining are rename registers. The adder has its own dedicated read and write ports, whereas the multiplier shares its with the divider and square root unit.

The divide and square root units use the SRT algorithm. The MIPS IV ISA has a multiply–add instruction. This instruction is implemented by the R10000 with a bypass — the result of the multiply can bypass the register file and be delivered to the add pipeline as an operand, thus it is not a fused multiply–add, and has a four-cycle latency.

El R10000 cuenta con dos cachés integradas de tamaño considerable: una  caché de instrucciones de 32 KB y una caché de datos de 32 KB. La caché de instrucciones es asociativa  bidireccional y tiene un tamaño de línea de 128 bytes. Las instrucciones se decodifican parcialmente añadiendo cuatro bits a cada una (que tienen una longitud de 32 bits) antes de almacenarlas en la caché.

La  caché de datos de 32 KB tiene doble puerto mediante entrelazado bidireccional. Consta de dos bancos  de 16 KB , cada uno con asociatividad bidireccional. La caché tiene líneas de 64 bytes, utiliza el protocolo de escritura diferida y está indexada virtualmente y etiquetada físicamente para permitir su indexación en el mismo ciclo de reloj y mantener la coherencia con la caché secundaria.

La caché unificada secundaria externa admitía capacidades entre 512  KB y 16  MB. Está implementada con memoria de acceso aleatorio estática síncrona (SSRAM) estándar. Se accede a la caché mediante su propio bus de 128 bits, protegido por 9 bits de código de corrección de errores (ECC). La caché y el bus funcionan a la misma frecuencia de reloj que el R10000, cuya frecuencia máxima era de 200 MHz. A 200 MHz, el bus proporcionaba un ancho de banda máximo de 3,2 GB/s. La caché es asociativa por conjuntos bidireccional, pero para evitar un elevado número de pines, el R10000 predice la dirección de acceso.   

MIPS IV es una arquitectura de 64 bits, pero para reducir costos, el R10000 no implementa la dirección física o virtual completa . En cambio, tiene una dirección física de 40 bits y una dirección virtual de 44 bits, por lo que es capaz de direccionar 1 TB de memoria física y 16 TB de memoria virtual .

El R10000 utiliza el bus Avalanche , un bus de 64 bits que opera a frecuencias de hasta 100  MHz. Avalanche es un bus de direcciones y datos multiplexado  , por lo que a 100 MHz ofrece un ancho de banda teórico máximo de 800  MB/s, pero su ancho de banda pico es de 640  MB/s, ya que requiere algunos ciclos para transmitir direcciones.

El controlador de interfaz del sistema admite el procesamiento simétrico multiprocesador (SMP) sin interconexión de hasta cuatro microprocesadores. Los sistemas que utilizan el R10000 con lógica externa pueden escalar a cientos de procesadores. Un ejemplo de este tipo de sistema es el Origin 2000 .

El R10000 consta de aproximadamente 6,8 millones de transistores, de los cuales aproximadamente 4,4 millones están contenidos en las cachés primarias. ^{[ 5 ]} El chip mide 16,640 por 17,934  mm, para un área de chip de 298,422  mm ² . Está fabricado en un proceso de 0,35 μm y empaquetado en una matriz de rejilla de contactos  cerámicos (LGA) de 599 almohadillas . Antes de la introducción del R10000, el Microprocessor Report , que cubría el Microprocessor Forum de 1994, informó que estaba empaquetado en una matriz de rejilla de pines cerámicos (CPGA) de 527 pines; y que los proveedores también investigaron la posibilidad de utilizar un módulo multichip (MCM) de 339 pines que contenía el chip del microprocesador y 1 MB de caché. ^{[ 6 ]} 

El R12000 es una variante del R10000, cuyo desarrollo fue iniciado por MIPS y completado por SGI. Fue fabricado por NEC y Toshiba. La versión fabricada por NEC se denomina VR12000. El microprocesador se presentó en noviembre de 1998 y está disponible a 270, 300 y 360  MHz. El R12000 se desarrolló como una solución provisional tras la cancelación del proyecto "Beast", cuyo objetivo era crear un sucesor para el R10000. Entre los usuarios del R12000 se encuentran NEC, Siemens-Nixdorf , SGI y Tandem Computers (y posteriormente Compaq, tras la adquisición de Tandem).

El R12000 mejora la microarquitectura del R10000 mediante: la inserción de una etapa de pipeline adicional para mejorar la frecuencia del reloj resolviendo una ruta crítica; el aumento del número de entradas en la tabla de historial de bifurcaciones, mejorando la predicción; y la modificación de las colas de instrucciones para que tengan en cuenta la antigüedad de una instrucción en cola, lo que permite que las instrucciones más antiguas se ejecuten antes que las más nuevas, si es posible.

El R12000 fue fabricado por NEC y Toshiba en un  proceso CMOS de 0,25 μm con cuatro niveles de interconexión de aluminio . El uso de un nuevo proceso no significa que el R12000 fuera una simple reducción de tamaño del chip con una microarquitectura modificada; el diseño del chip está optimizado para aprovechar el  proceso de 0,25 μm. ^{[ 7 ] [ 8 ]} El VR12000 fabricado por NEC contenía 7,15 millones de transistores y medía 15,7 por 14,6  mm (229,22  mm ² ).

El R12000A es una variante del R12000 desarrollado por SGI. Presentado en julio de 2000, funciona a 400  MHz y fue fabricado por NEC mediante un  proceso de 0,18 μm con interconexiones de aluminio .

El R14000 es una evolución del R12000, anunciado en julio de 2001. El R14000 opera a 500  MHz, gracias al proceso CMOS  de 0,13 μm con cinco niveles de interconexión de cobre con el que se fabrica. Presenta mejoras en la microarquitectura del R12000 al admitir memorias SSRAM de doble velocidad de datos (DDR) para la caché secundaria y un bus de sistema de 200 MHz. ^{[ 9 ]} 

El R14000A es una evolución del R14000 anunciado en febrero de 2002. Opera a 600  MHz, disipa aproximadamente 17  W y fue fabricado por NEC Corporation en un  proceso CMOS de 0,13 μm con siete niveles de interconexión de cobre. ^{[ 9 ]}

El R16000, con nombre en clave "N0", es el último derivado del R10000. Fue desarrollado por SGI y fabricado por NEC en su  proceso de 0,11 μm con ocho niveles de interconexión de cobre. El microprocesador se presentó el 9 de enero de 2003, debutando a 700  MHz para el Fuel y también utilizado en su Onyx4 Ultimate Vision . ^{[ 10 ]}  En abril de 2003, se presentó una versión de 600 MHz para el Origin 350.  Las mejoras incluyen cachés de instrucciones y datos de 64 KB.

El R16000A se refiere a los microprocesadores R16000 con frecuencias de reloj superiores a 700  MHz. El primer R16000A fue una  versión de 800 MHz, presentada el 4 de febrero de 2004. Posteriormente,  se presentó una versión de 900 MHz, que durante un tiempo fue el R16000A más rápido conocido públicamente . SGI reveló más tarde que se habían  enviado R16000 de 1,0 GHz a clientes selectos. Entre los usuarios del R16000 se encontraban HP y SGI. SGI utilizó el microprocesador en sus estaciones de trabajo Fuel y Tezro , así como en los servidores y supercomputadoras Origin 3000. HP utilizó el R16000A en sus servidores tolerantes a fallos NonStop Himalaya S-Series, heredados de Tandem a través de Compaq.

El R18000 era un desarrollo posterior, finalmente cancelado, de la microarquitectura R10000, que presentaba importantes mejoras de Silicon Graphics, Inc., descritas en el simposio Hot Chips de 2001. El R18000 fue diseñado específicamente para los servidores y supercomputadoras ccNUMA de SGI. Cada nodo contaría con dos R18000 conectados mediante un bus multiplexado a un controlador de sistema, que conectaría los microprocesadores con su memoria local y con el resto del sistema a través de una red hipercube.

El R18000 mejoró las colas de instrucciones de punto flotante y revisó la unidad de punto flotante para incluir dos unidades de multiplicación y suma, cuadruplicando el número máximo de FLOPS. La división y la raíz cuadrada se realizarían en unidades separadas no segmentadas en paralelo a las unidades de multiplicación y suma. La interfaz del sistema y la jerarquía de memoria también se rediseñaron significativamente. Contaría con una dirección virtual de 52 bits y una dirección física de 48 bits. El bus del sistema de datos y direcciones multiplexado bidireccional de los modelos anteriores se reemplazaría por dos enlaces DDR unidireccionales, una ruta de escritura y direcciones multiplexadas de 64 bits y una ruta de lectura de 128 bits. Las rutas podían compartirse con otro R18000 mediante multiplexación. El bus también podía configurarse en la configuración SysAD o Avalanche para garantizar la retrocompatibilidad con los sistemas R10000.

El R18000 contaría con una  caché secundaria asociativa de cuatro vías de 1 MB integrada en el chip; complementada por una caché terciaria opcional construida con SSRAM de velocidad de datos simple (SDR) o doble (DDR), o SDRAM DDR con capacidades de 2 a 64  MB. La caché L3 tendría sus etiquetas de caché, equivalentes a 400  KB, ubicadas en el chip para reducir la latencia. El acceso a la caché L3 se realizaría mediante un bus de 144 bits, de los cuales 128 bits se destinarían a datos y 16 bits a ECC. La frecuencia de reloj de la caché L3 sería programable.

El R18000 se fabricaría con el proceso UX5 de NEC, un  proceso CMOS de 0,13 μm con nueve niveles de interconexión de cobre . Utilizaría  una fuente de alimentación de 1,2 V y disiparía menos calor que los microprocesadores de servidor actuales para poder integrarse de forma compacta en los sistemas.