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Interfaz independiente del medio

Conector MII en una estación de trabajo Sun Ultra 1 Creator La interfaz independiente del medio ( MII ) se definió originalmente como una interfaz estándar para conectar un bl...

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Conector MII en una estación de trabajo Sun Ultra  1 Creator

La interfaz independiente del medio ( MII ) se definió originalmente como una interfaz estándar para conectar un bloque de control de acceso al medio (MAC) Fast Ethernet (es decir, 100 Mbit/s ) a un chip PHY . La MII está estandarizada por IEEE 802.3u y conecta diferentes tipos de PHY a MAC. Su independencia del medio implica que se pueden utilizar distintos tipos de dispositivos PHY para la conexión a diferentes medios (por ejemplo, par trenzado , fibra óptica , etc.) sin necesidad de rediseñar ni reemplazar el hardware MAC. Por lo tanto, cualquier MAC puede utilizarse con cualquier PHY, independientemente del medio de transmisión de la señal de red.

El MII se puede usar para conectar una MAC a un PHY externo mediante un conector enchufable o directamente a un chip PHY en la misma placa de circuito impreso . En las PC más antiguas, el conector CNR tipo B transmitía señales MII.

Los datos de red en la interfaz se enmarcan utilizando el estándar IEEE Ethernet . Por lo tanto, constan de un preámbulo, un delimitador de inicio de trama, encabezados Ethernet, datos específicos del protocolo y una comprobación de redundancia cíclica (CRC). La MII original transfiere datos de red utilizando nibbles de 4 bits en cada dirección (4 bits de datos de transmisión, 4 bits de datos de recepción). Los datos se sincronizan a 25  MHz para lograr un rendimiento de 100 Mbit/s . El diseño original de la MII se ha ampliado para admitir señales reducidas y velocidades mayores. La abreviatura xMII significa interfaz genérica independiente del medio, que incluye:

El bus serie de entrada/salida de datos de gestión (MDIO) es un subconjunto de la interfaz MII que se utiliza para transferir información de gestión entre la MAC y la PHY. Al encender el dispositivo, mediante la autonegociación , la PHY se adapta a la interfaz a la que está conectada, a menos que se modifiquen los ajustes a través de la interfaz MDIO.

MII estándar

El MII estándar incluye un pequeño conjunto de registros: [ 2 ] : Sección 22.2.4 "Funciones de gestión"

  • Configuración del modo básico (#0)
  • Palabra de estado (#1)
  • Identificador PHY (#2, #3)
  • Anuncio de negociación automática (#4)
  • Habilidad de página base de socio de enlace de negociación automática (#5)
  • Expansión de la negociación automática (#6)
  • Autonegociación Página siguiente Transmitir (#7)
  • Enlace de negociación automática. Socio recibido. Página siguiente (n.º 8)
  • Registro de control maestro-esclavo (#9)
  • Registro de estado MAESTRO-ESCLAVO (#10)
  • Registro de control PSE (#11)
  • Registro de estado de PSE (#12)
  • Registro de control de acceso MMD (#13)
  • Registro de datos de direcciones de acceso MMD (#14)

El registro n.° 15 está reservado; los registros del n.° 16 al n.° 31 son específicos del fabricante. Estos registros se utilizan para configurar el dispositivo y consultar el modo de funcionamiento actual.

La palabra de estado MII es el dato más útil, ya que puede utilizarse para detectar si una NIC Ethernet está conectada a una red. Contiene un campo de bits con la siguiente información: [ 2 ] : Sección 22.2.4.2.2 "Capacidad dúplex completo 100BASE-X"

Señales del transmisor

El reloj de transmisión es un reloj de funcionamiento libre generado por la capa física (PHY) en función de la velocidad del enlace (25  MHz para 100 Mbit/s , 2,5  MHz para 10 Mbit/s ). Las demás señales de transmisión son controladas síncronamente por la MAC en el flanco ascendente de TX_CLK. Esta configuración permite que la MAC funcione sin necesidad de conocer la velocidad del enlace. La señal de habilitación de transmisión se mantiene en nivel alto durante la transmisión de tramas y en nivel bajo cuando el transmisor está inactivo.

Se puede generar un error de transmisión durante uno o más periodos de reloj durante la transmisión de la trama para solicitar al PHY que la corrompa deliberadamente de forma visible, impidiendo así su recepción como válida. Esto puede utilizarse para abortar una trama cuando se detecta algún problema una vez iniciada la transmisión. El MAC puede omitir la señal si no la necesita; en ese caso, la señal debe mantenerse en nivel bajo para el PHY.

Más recientemente, el error de transmisión fuera de la transmisión de trama se utiliza para indicar que las líneas de datos de transmisión se están utilizando para señalización de propósito especial. Específicamente, el valor de datos 0b0001 (que se mantiene continuamente con TX_EN en bajo y TX_ER en alto) se utiliza para solicitar que un PHY compatible con EEE entre en modo de bajo consumo.

Señales del receptor

Las primeras siete señales del receptor son completamente análogas a las del transmisor, excepto que RX_ER es obligatoria e indica que la señal recibida no pudo decodificarse a datos válidos. El reloj de recepción se recupera de la señal entrante durante la recepción de la trama. Cuando no se puede recuperar el reloj (es decir, cuando el medio está inactivo), el PHY debe proporcionar un reloj de funcionamiento libre como sustituto.

La señal de datos válidos recibida (RX_DV) no tiene por qué activarse inmediatamente al inicio de la trama, pero sí debe hacerlo a tiempo para garantizar que el byte delimitador de inicio de trama se incluya en los datos recibidos. Es posible que se pierdan algunos nibbles del preámbulo.

De forma similar a la transmisión, el uso de RX_ER fuera de una trama se emplea para señalización especial. Para la recepción, se definen dos valores de datos: 0b0001 para indicar que el interlocutor está en modo de bajo consumo EEE y 0b1110 para indicar una falsa portadora .

Las señales CRS y COL son asíncronas con respecto al reloj de recepción y solo tienen sentido en modo semidúplex. La señal de detección de portadora (COL) se activa al transmitir, recibir o cuando se detecta que el medio está en uso. Si se detecta una colisión, la señal COL también se activa mientras persista la colisión.

Además, el MAC puede elevar débilmente la señal COL, lo que permite que la combinación de COL alto con CRS bajo (que un PHY nunca producirá) sirva como indicación de un PHY ausente o desconectado.

Señales de gestión

MDC y MDIO constituyen una interfaz de datos serie síncrona similar a I²C . Al igual que con I²C, la interfaz es un bus multipunto, por lo que MDC y MDIO pueden ser compartidas entre múltiples PHY.

Limitaciones

La interfaz requiere 18 señales, de las cuales solo dos (MDIO y MDC) pueden compartirse entre múltiples PHY. Esto representa un problema, especialmente para dispositivos multipuerto; por ejemplo, un conmutador de ocho puertos que utilice MII necesitaría 8  × 16  + 2  = 130 señales.

Interfaz reducida independiente del medio

La interfaz independiente del medio reducida (RMII) es un estándar desarrollado para disminuir la cantidad de señales necesarias para conectar un PHY a un MAC. Esto ayuda a reducir el costo y la complejidad del hardware de red, especialmente en el contexto de microcontroladores con MAC integrado, FPGA , conmutadores o repetidores multipuerto y chipsets de placas base de PC. Los siguientes cambios del estándar MII reducen a la mitad la cantidad de señales necesarias, de 18 a solo 9:

  • Los dos relojes del MII (TXCLK y RXCLK) se reemplazan por un único reloj (REF_CLK) que se utiliza como referencia tanto para las señales del receptor como del transmisor.
  • La frecuencia del reloj se duplica de 25  MHz a 50  MHz, mientras que ambas rutas de datos se reducen a la mitad de 4  bits a 2  bits. Los datos se transmiten a  intervalos de 2 bits (en comparación con 4  bits a la vez en MII) o de 1  bit a la vez para el modo de interfaz de red serie (SNI) ( solo 10 Mbit/s ). Los datos se siguen muestreando solo en el flanco ascendente (es decir, no se realiza doble bombeo ).
  • Las señales RXDV y CRS se multiplexan en una sola señal.
  • Se elimina la señal COL.
  • RX_ER pasó a ser opcional.

Además, en dispositivos multipuerto (como un conmutador), los pines MDIO, MDC y REF_CLK pueden compartirse, dejando 6 o 7 pines por puerto.

Nota: la señal REF_CLK opera a 50  MHz tanto en el modo de 100 Mbit/s como en el de 10 Mbit/s . El transmisor (PHY o MAC) debe mantener todas las señales válidas durante 10 ciclos de reloj en el modo de 10 Mbit/s . El receptor (PHY o MAC) muestrea las señales de entrada solo cada 10 ciclos en el modo de 10 Mbit/s .

Limitaciones

No existe una señal que defina si la interfaz está en modo dúplex completo o semidúplex, pero tanto la MAC como la PHY deben estar de acuerdo. Esto debe comunicarse a través de la interfaz serial MDIO/MDC. Tampoco existe una señal que defina si la interfaz está en modo de 10 o 100 Mbit/s , por lo que esto también debe gestionarse mediante la interfaz MDIO/MDC. La versión 1.2 de la especificación del Consorcio RMII establece que su interfaz MDIO/MDC es idéntica a la especificada para MII en IEEE 802.3u. Las revisiones actuales de IEEE 802.3 especifican un mecanismo MDIO/MDC estándar para negociar y configurar la velocidad y el modo dúplex del enlace, pero es posible que los dispositivos PHY más antiguos se hayan diseñado con versiones obsoletas del estándar y, por lo tanto, utilicen métodos propietarios para configurar la velocidad y el modo dúplex.

La ausencia de la señal RX_ER, que no está conectada en algunos MAC (como los conmutadores multipuerto), se resuelve mediante la sustitución de datos en algunos PHY para invalidar el CRC . La señal COL faltante se obtiene mediante la operación AND entre TX_EN y la señal CRS decodificada de la línea CRS_DV en modo semidúplex. Esto implica una ligera modificación de la definición de CRS: en MII, CRS se activa tanto para tramas Rx como Tx; en RMII, solo para tramas Rx. Esto tiene como consecuencia que en RMII, las dos condiciones de error " sin portadora" y "perdida de portadora" no se pueden detectar, y es difícil o imposible admitir medios compartidos como 10BASE2 o 10BASE5 .

Dado que el estándar RMII no estipula que TX_EN solo debe muestrearse en ciclos de reloj alternos, no es simétrico con CRS_DV y dos dispositivos PHY RMII no pueden conectarse en serie para formar un repetidor; sin embargo, esto es posible con el National DP83848, que proporciona el RX_DV decodificado como una señal suplementaria en modo RMII. [ 3 ]

Niveles de señal

Los niveles lógicos TTL se utilizan para lógica de 5 V o 3,3 V. El umbral alto de entrada es de 2,0 V y el bajo de 0,8 V. La especificación indica que las entradas deben ser tolerantes a 5 V ; sin embargo, algunos chips populares con interfaces RMII no lo son. Los dispositivos más recientes pueden admitir lógica de 2,5 V y 1,8 V.

Las señales RMII se tratan como señales concentradas en lugar de líneas de transmisión . Sin embargo, la versión IEEE del estándar MII relacionado especifica una impedancia de traza de 68 Ω . [ 4 ] National recomienda utilizar trazas de 50 Ω con resistencias de terminación en serie de 33 Ω para los modos MII o RMII para reducir las reflexiones. National también sugiere que las trazas tengan una longitud inferior a 0,15 m y que su longitud coincida con una precisión de 0,05 m para minimizar la asimetría. [ 4 ] : 5

Interfaz Gigabit independiente del medio

La interfaz independiente del medio (GMII) de gigabit es una interfaz entre el dispositivo de control de acceso al medio (MAC) y la capa física ( PHY ). La interfaz opera a velocidades de hasta 1000 Mbit/s , implementada mediante una interfaz de datos con una frecuencia de reloj de 125  MHz con rutas de datos separadas de ocho bits para recepción y transmisión, y es compatible con versiones anteriores de la especificación MII y puede operar a velocidades de respaldo de 10 o 100 Mbit/s .

La interfaz GMII se definió por primera vez para 1000BASE-X en IEEE 802.3z-1998 como la cláusula 35, y posteriormente se incorporó a partir de IEEE 802.3-2000. [ 2 ] : Cláusula 35

Señales del transmisor

Existen dos relojes transmisores. El reloj utilizado depende de si la capa física (PHY) opera a velocidades de gigabit o de 10/100 Mbit/s . Para la operación en gigabit, la señal GTXCLK se suministra a la capa física y las señales TXD, TXEN y TXER se sincronizan con ella. Para la operación a 10 o 100 Mbit/s , la señal TXCLK es suministrada por la capa física y se utiliza para sincronizar dichas señales. Esta señal opera a 25  MHz para conexiones de 100 Mbit/s o a 2,5  MHz para conexiones de 10 Mbit/s . En cambio, el receptor utiliza una única señal de reloj obtenida de los datos entrantes.

Señales del receptor

Señales de gestión

La interfaz de gestión controla el comportamiento del PHY. Tiene el mismo conjunto de registros que la MII, excepto que el registro n.° 15 es el registro de estado extendido. [ 2 ] : Sección 22.2.4 "Funciones de gestión"

Interfaz independiente del medio con gigabit reducido

La interfaz de medios independiente de gigabit reducida (RGMII) utiliza la mitad de pines de datos que la interfaz GMII. Esta reducción se logra mediante el uso de la mitad de líneas de datos al doble de velocidad, la multiplexación temporal de señales y la eliminación de señales no esenciales de detección de portadora e indicación de colisión. Por lo tanto, RGMII consta de solo 14 pines, en comparación con los 24 a 27 de GMII.

Los datos se registran en los flancos ascendente y descendente para 1000 Mbit/s , y solo en los flancos ascendentes para 10/100 Mbit/s . [ 5 ] La señal RX_CTL transporta RXDV (datos válidos) en el flanco ascendente y (RXDV xor RXER) en el flanco descendente. La señal TX_CTL transporta igualmente TXEN en el flanco ascendente y (TXEN xor TXER) en el flanco descendente. Esto se aplica tanto a 1000 Mbit/s como a 10/100 Mbit/s . [ 6 ]

La señal de reloj de transmisión siempre la proporciona el MAC en la línea TXC. La señal de reloj de recepción siempre la proporciona el PHY en la línea RXC. Se utiliza sincronización con la fuente : la señal de reloj que se emite (ya sea por el PHY o el MAC) es síncrona con las señales de datos. Esto requiere que la placa de circuito impreso (PCB) se diseñe para añadir un retardo de 1,5 a 2 ns a la señal de reloj para cumplir con los tiempos de configuración y retención en el receptor. RGMII v2.0 especifica un retardo interno opcional, lo que elimina la necesidad de que el diseñador de la PCB añada retardo; esto se conoce como RGMII-ID. 

La versión 1.3 de RGMII [ 7 ] utiliza CMOS de 2,5 V, [ 8 ] mientras que la versión 2 de RGMII utiliza HSTL de 1,5 V. [ 9 ]

Interfaz serie Gigabit independiente del medio

La interfaz serie Gigabit independiente del medio (SGMII) es una variante de MII utilizada para Gigabit Ethernet , pero también puede transmitir Ethernet de 10/100 Mbit/s .

Utiliza pares diferenciales a  una frecuencia de reloj de 625 MHz, DDR para datos TX y RX y relojes TX y RX. Se diferencia de GMII por su SerDes codificado 8b/10b de bajo consumo y con pocos pines . Las rutas de transmisión y recepción utilizan cada una un par diferencial para los datos y otro para el reloj. Los relojes TX/RX deben generarse en la salida del dispositivo, pero son opcionales en la entrada ( alternativamente se puede usar la recuperación de reloj ). Ethernet 10/100 Mbit/s se transmite duplicando las palabras de datos 100/10 veces cada una, por lo que el reloj siempre está a 625 MHz. 

Interfaz independiente de medios serie Gigabit de alta velocidad

La interfaz serial de gigabit de alta velocidad independiente del medio (HSGMII) es funcionalmente similar a la SGMII, pero admite velocidades de enlace de hasta 2,5 Gbit/s . A veces, esta interfaz también se denomina OCSGMII (SGMII con overclocking). [ 10 ]

Interfaz de cuatro puertos serie Gigabit independiente del medio

La interfaz serie cuádruple independiente del medio (QSGMII) es un método para combinar cuatro líneas SGMII en una interfaz de 5 Gbit/s . Al igual que SGMII, QSGMII utiliza señalización diferencial de bajo voltaje (LVDS) para los datos de transmisión y recepción, y una única señal de reloj LVDS. QSGMII utiliza muchas menos líneas de señal que cuatro conexiones SGMII independientes.

QSGMII es anterior a NBASE-T y se utiliza para conectar PHYs multipuerto a MACs, por ejemplo, en enrutadores de red. [ 11 ]

La interfaz PSGMII (interfaz independiente de medios penta serial gigabit) utiliza las mismas líneas de señal que la QSGMII, pero funciona a 6,25 Gbit/s , lo que admite cinco puertos de 1 gigabit/s a través de una única interfaz MII.

Interfaz independiente del medio de 10 gigabits

La interfaz independiente de medios de 10 gigabits (XGMII) es un estándar definido en IEEE 802.3 diseñado para conectar puertos Ethernet de 10 Gigabit (10GbE) dúplex completo entre sí y con otros dispositivos electrónicos en una placa de circuito impreso (PCB). Actualmente se utiliza típicamente para conexiones en chip. Las conexiones de PCB ahora se realizan mayoritariamente con XAUI . XGMII cuenta con dos rutas de datos de 32 bits (Rx y Tx) y dos flujos de control de cuatro bits (Rxc y Txc), que operan a 156,25  MHz DDR (312,5 MT/s ). [ 12 ] 

Véase también

Referencias

  1. ↑ "KSZ8001L/S 1.8V, 3.3V 10/100BASE-T/TX/FX Transceptor de capa física" (PDF) .
  2. 1 2 3 4 Estándar IEEE para Ethernet . IEEE 802.3. 31 de agosto de 2018. doi : 10.1109/IEEESTD.2018.8457469 . ISBN 978-1-5044-5090-4.
  3. ↑ Esquema AN-1405
  4. 1 2 Hoja de datos AN-1469
  5. ↑ "Interfaz independiente de medios Gigabit reducida (RGMII) versión 2.0" (PDF) . 1 de abril de 2002. Archivado del original el 3 de marzo de 2016.{{cite web}}: CS1 maint: bot: estado de la URL original desconocido ( enlace )
  6. ↑ "XWAY PHY11G" (PDF) . Archivado del original (PDF) el 13 de abril de 2014. Consultado el 11 de abril de 2014 .
  7. ↑ "Interfaz independiente de medios Gigabit reducida (RGMII) Versión 1.3" (PDF) . 10/12/2000. Archivado del original (PDF) el 03/03/2016.
  8. ↑ "Estándar de interfaz y tensión de alimentación de 2,5 V ± 0,2 V (rango normal) y de 1,8 V a 2,7 V (rango amplio) para circuitos integrados digitales sin terminación, JESD8-5A.01" (PDF) . 1 de junio de 2006.
  9. ↑ "Lógica de transceptor de alta velocidad (HSTL). Un estándar de interfaz basado en voltaje de alimentación de búfer de salida de 1,5 V para circuitos integrados digitales, JESD8-6" (PDF) . 1 de agosto de 1995.
  10. ↑ "ENT11100 Product Brief" (PDF) . Ethernovia. 27-08-2025 . Consultado el 27-08-2025 .
  11. ↑ "Especificación QSGMII" (PDF) . Cisco. 3 de agosto de 2009. Consultado el 1 de octubre de 2024 .
  12. ↑ Cláusulas 46 y 47 de IEEE 802.3
  • Texas Instruments – AN-1405 DP83848 RMII 
  • Hoja de datos del PHY DP83848C de Texas Instruments 
  • hp.com – RGMIIv2_0_final_hp.pdf RGMII 2002-04-01 Versión 2.0 
  • Especificación Serial-GMII Revisión 1.7 (ENG-46158) (PDF) , archivada del original (PDF) el 14/07/2015.
  • "Documentación de implementación de CEVA" . Archivado del original el 11 de diciembre de 2006.
  • IP Ethernet de 10  Gb de Altera con interfaces XGMII y XAUI
  • Especificación eléctrica y de sincronización GMII