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Successive-approximation ADC

Successive-approximation ADC block diagram showing digital-to-analog converter (DAC), end of conversion indicator (EOC), successive-approximation register (SAR), sample and hold...

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Successive-approximation ADC block diagram showing digital-to-analog converter (DAC), end of conversion indicator (EOC), successive-approximation register (SAR), sample and hold circuit (S/H), input voltage (Vin) and reference voltage (Vref)

A successive-approximation ADC (or SAR ADC) is a type of analog-to-digital converter (ADC) that digitizes each sample from a continuous analog waveform using a binary search through all possible quantization levels.

History

The SAR ADC was first used for experimental pulse-code modulation (PCM) by Bell Labs in the 1940s. In 1954, Bernard Gordon introduced the first commercial vacuum tube SAR ADC, converting 50,000 11-bit samples per second.[1]

Algorithm

Drummer and Ray described the algorithm as applied to a digital voltmeter.[2] This paper predates ADC integrated circuits but describes the binary search decision-making.

The successive-approximation analog-to-digital converter circuit typically contains four chief subcircuits:

  1. A sample-and-hold circuit that acquires the input voltageVin.
  2. An analog voltage comparator that compares Vin to the output of a digital-to-analog converter (DAC).
  3. A successive-approximation register that is updated by the results of the comparator to provide the DAC with a digital code whose accuracy increases with each successive iteration.
  4. A DAC that supplies the comparator with an analog voltage relative to the reference voltage Vref (which corresponds to the full-scale range of the ADC) and proportional to the digital code of the SAR.
Animation of a 4-bit successive-approximation ADC with Vref = 5 V

The successive-approximation register is initialized with 1 in the most significant bit (MSB) and zeroes in the lower bits. The register's code is fed into the DAC, which provides an analog equivalent of its digital code (initially ⁠1/2⁠Vref) to the comparator for comparison with the sampled input voltage. If this analog voltage exceeds Vin, then the comparator causes the SAR to reset this bit; otherwise, the bit is left as 1. Then the next bit is set to 1, and the same test is done, continuing this binary search until every bit in the SAR has been tested. The resulting code is the digital approximated output of the sampled input voltage.

Animación de aproximación sucesiva
Operation of successive-approximation ADC as input voltage falls from 5 to 0 V. Iterations on the x axis, starting with the initial state at notch 1. Voltages on the y axis.

The algorithm's objective for the nth iteration is to approximately digitize the input voltage to an accuracy of 1⁄2n relative to the reference voltage. To show this mathematically, the normalized input voltage is represented as x in [−1, 1] by letting Vin = xVref. The algorithm starts with an initial approximation of x0 = 0 and during each iteration i produces the following approximation:

ith approximation: xi = xi−1 − ⁠sgn(xi−1 − x)/2i⁠

where the binary signum functionsgn mathematically represents the comparison of the previous iteration's approximation xi-1 with the normalized input voltage x:sgn(xi−1−x)={+1if xi−1≥x,−1if xi−1<x.{\displaystyle sgn(x_{i-1}-x)={\begin{cases}+1&{\text{si }}x_{i-1}\geq x,\\-1&{\text{si }}x_{i-1}<x.\end{cases}}}It follows using mathematical induction that the approximation of the nth iteration theoretically has a bounded accuracy of: |xn − x| ≤ ⁠1/2n⁠.

Inaccuracies in non-ideal analog circuits

Cuando se implementa como un circuito analógico real, las imprecisiones y el ruido del circuito pueden provocar que el algoritmo de búsqueda binaria elimine incorrectamente valores que considera que V in no puede ser, por lo que un convertidor analógico-digital (ADC) de aproximación sucesiva podría no generar el valor más cercano. Es fundamental que el convertidor digital-analógico (DAC) genere con precisión los 2n valores analógicos para compararlos con el valor desconocido V in y así obtener la mejor estimación posible. El error máximo puede superar fácilmente varios LSB, especialmente cuando la diferencia entre los 2n valores reales e ideales se vuelve grande. Los fabricantes pueden caracterizar la precisión utilizando un número efectivo de bits (ENOB) menor que el número real de bits de salida.

A partir de 2001Las limitaciones de coincidencia de componentes del DAC generalmente limitaban la linealidad a unos 12  bits en diseños prácticos y exigían algún tipo de ajuste o calibración para lograr la linealidad necesaria para más de 12  bits. [ 3 ] Y dado que el ruido kT/C es inversamente proporcional a la capacitancia, un bajo nivel de ruido exige una gran capacitancia de entrada (lo que aumenta el área del chip y requiere un búfer de control más potente), lo que ha motivado propuestas en torno a la cancelación de ruido. [ 4 ] A modo de comparación, para una V ref de 5  V, el bit menos significativo de un convertidor de 16 bits corresponde a 76  μV, que es aproximadamente el ruido de 64  μVrms de un condensador de 1 pF (grande para un condensador en chip) a temperatura ambiente . A partir de 2012 Los ADC SAR están limitados a 18  bits, mientras que los ADC delta-sigma (que pueden ser de 24  bits) son más adecuados si  se necesitan más de 16 bits. [ 5 ] Los ADC SAR se encuentran comúnmente en microcontroladores porque son fáciles de integrar en un proceso de señal mixta , pero sufren imprecisiones debido a la red de resistencias de voltaje de referencia interna y al ruido de reloj y señal del resto del microcontrolador, por lo que los chips ADC externos pueden proporcionar una mayor precisión. [ 6 ]

La calibración de los pesos de los elementos permite una mayor precisión, pero generalmente se requiere cierta redundancia. [ 7 ]

Ejemplos

Ejemplo 1: Aquí se muestran los pasos para convertir una entrada analógica a digital de 9 bits mediante aproximación sucesiva, para todos los voltajes desde 5  V hasta 0  V en  iteraciones de 0,1 V. Dado que el voltaje de referencia es de 5  V, cuando el voltaje de entrada también es de 5  V, todos los bits están activados. A medida que el voltaje disminuye a 4,9  V, solo se desactivan algunos de los bits menos significativos. El bit más significativo (MSB) permanecerá activado hasta que la entrada sea la mitad del voltaje de referencia, es decir, 2,5  V.

Los pesos binarios asignados a cada bit, comenzando por el MSB, son 2.5, 1.25, 0.625, 0.3125, 0.15625, 0.078125, 0.0390625, 0.01953125, 0.009765625. Todos estos suman 4.990234375, lo que significa binario 111111111, o un LSB menos que 5.

Al comparar la entrada analógica con la salida del convertidor digital-analógico (DAC) interno, se compara con cada uno de estos pesos binarios, comenzando con los 2,5  V y conservándolos o descartándolos como resultado. Luego, al sumar el siguiente peso al resultado anterior, comparar nuevamente y repetir el proceso hasta que todos los bits y sus pesos se hayan comparado con la entrada, se obtiene el resultado: un número binario que representa la entrada analógica.

Ejemplo 2: A continuación se ilustra el funcionamiento de un convertidor analógico-digital (ADC) de aproximación sucesiva de 4 bits. El bit más significativo (MSB) se establece inicialmente en 1, mientras que los demás dígitos se establecen en cero. Si la tensión de entrada es inferior al valor almacenado en el registro, en el siguiente ciclo de reloj, el registro cambia su valor al que se muestra en la figura siguiendo la línea verde. Si la tensión de entrada es superior, en el siguiente ciclo de reloj, el registro cambia su valor al que se muestra en la figura siguiendo la línea roja. La estructura simplificada de este tipo de ADC, que opera en un rango de 2n voltios, se puede expresar como un algoritmo:

  1. Inicialice el registro con el bit más significativo (MSB) establecido en 1 y todos los demás valores establecidos en cero.
  2. En el n -ésimo ciclo de reloj, si el voltaje es mayor que el voltaje digital equivalente del número en el registro, el dígito (n+1) desde la izquierda se establece en 1. Si el voltaje es menor que el voltaje digital equivalente, el dígito n desde la izquierda se establece en cero y el siguiente dígito se establece en 1. Para realizar una conversión, un convertidor analógico-digital (ADC) de N bits requiere N ciclos de reloj de este tipo, sin incluir el estado inicial.
Funcionamiento del convertidor analógico-digital de aproximación sucesiva
Configuración en la que los valores de salida del convertidor analógico-digital (ADC) se organizan en una cuadrícula, con el eje vertical correspondiente al voltaje. Se trata de un ADC de 4 bits que mide voltajes de entrada de 0 V a 15 V.
Configuración previamente establecida en la que se proporciona un voltaje de entrada de 10,4 V.
Configuración previamente establecida en la que se proporciona un voltaje de entrada de 9,4 V.

El convertidor analógico-digital (ADC) de aproximación sucesiva puede explicarse asignando uniformemente cada salida digital a los rangos correspondientes, como se muestra. Se observa que el algoritmo divide el rango de voltaje en dos regiones y verifica a cuál de ellas pertenece el voltaje de entrada. Los pasos sucesivos consisten en tomar la región identificada previamente, dividirla nuevamente en dos y continuar la identificación. Esto se repite hasta agotar todas las posibles representaciones digitales, obteniendo una región identificada que corresponde a una sola de ellas.

Convertidor analógico-digital de aproximación sucesiva con redistribución de carga

Una de las primeras descripciones de este enfoque utilizando únicamente transistores MOS es "Un convertidor A/D de redistribución de carga capacitiva". [ 8 ]

Conjunto de condensadores conmutados que actúa como convertidor digital-analógico (DAC) para un convertidor analógico-digital (ADC) SAR de redistribución de carga de N bits, conectado a un comparador con referencia a tierra.

Esto utiliza un DAC de escalado de carga que consiste en una matriz de capacitores conmutados individualmente de tamaño potencia de dos y una copia adicional del capacitor más pequeño, para un total de N + 1 capacitores para N bits. [ 9 ] Por lo tanto, si la capacitancia más grande es C , entonces la capacitancia total de la matriz es 2 C . La matriz de capacitores conmutados actúa como elemento de muestreo y retención y como DAC. La redistribución de su carga ajustará su voltaje neto, que se alimenta a la entrada negativa de un comparador (cuya entrada positiva siempre está a tierra) para realizar la búsqueda binaria utilizando los siguientes pasos: [ 10 ] [ 11 ]

Convertidor analógico- digital capacitivo de 3 bits, con V ref = 5V . La simulación transitoria inferior izquierda utiliza V in ≅ 3,5V o aproximadamente 0,7 de V ref , lo que da como resultado una respuesta de 5/8 ( 101 en binario), que representa 3,125V o 0,625 de V ref . "PESE" es la tensión en la matriz, y su tensión final restante es el error residual de la conversión.
  1. Descarga: Los condensadores se descargan. La descarga hasta la tensión de compensación del comparador proporcionará automáticamente la cancelación de la compensación.
  2. Muestreo: Los condensadores se conmutan a la señal de entrada V in . Después de un breve período de muestreo, los condensadores mantendrán una carga igual a su capacitancia respectiva multiplicada por V in (y menos la tensión de compensación en cada uno de ellos), por lo que el conjunto mantiene una carga total de 2 C · V in .
  3. Retención: Los condensadores se conectan a tierra. Esto proporciona a la entrada negativa del comparador un voltaje de − V.
  4. Conversión: el proceso de conversión real se lleva a cabo con los siguientes pasos en cada iteración, comenzando con el condensador más grande como condensador de prueba para el MSB, y luego probando cada condensador más pequeño en orden para cada bit de menor importancia:
    1. Redistribución: El condensador de prueba actual se cambia a V ref . El condensador de prueba forma un divisor de carga con el resto de la matriz, cuya relación depende del tamaño relativo del condensador. En la primera iteración, la relación es 1:1 , por lo que la entrada negativa del comparador se convierte en − V in + V ref ⁄ 2 . En la i -ésima iteración, la relación será 1:2 i −1 , por lo que la i -ésima iteración de este paso de redistribución efectivamente agrega V ref ⁄ 2 i al voltaje.
    2. Comparación: La salida del comparador determina el valor del bit para el condensador de prueba actual. En la primera iteración, si V in es mayor que V ref / 2 , el comparador emitirá un 1 digital y, de lo contrario, un 0 digital.
    3. Interruptor de actualización: Un resultado digital 1 dejará el condensador de prueba actual conectado a V ref para las iteraciones subsiguientes, mientras que un resultado digital 0 volverá a conectar el condensador a tierra. Por lo tanto, cada i -ésima iteración puede o no sumar V ref / 2 i al voltaje de entrada negativo del comparador. Por ejemplo, el voltaje al final de la primera iteración será − V in + MSB · V ref / 2 .
  5. Fin de la conversión: Una vez que todos los condensadores se hayan probado de la misma manera, la tensión de entrada negativa del comparador habrá convergido lo más cerca posible (dada la resolución del convertidor digital-analógico) a la tensión de compensación del comparador.

Calibración

For any high-accuracy (10 bits or greater), the capacitors must be calibrated. The CS5015 from Crystal Semiconductor was self-calibrated on power-up. The patent describes the invention and calibration techniques.[12]

See also

References

  1. ↑Kester, Walt (June 2005). "Which ADC Architecture Is Right for Your Application?". Analog Dialogue. Archived from the original on 2025-01-09. Retrieved 2025-05-30.
  2. ↑Weinschel, B. O.; Sorgor, G. U.; Hedrich, A. L. (March 1959). "Relative Voltmeter for VHF/UHF Signal Generator Attenuator Calibration". IRE Transactions on Instrumentation. I-8 (1): 22–31. Bibcode:1959IRTI....1...22W. doi:10.1109/ire-i.1959.5006830. ISSN 0096-2260.
  3. ↑"Understanding SAR ADCs: Their Architecture and Comparison with Other ADCs". Analog Devices. 2001-10-02. Archived from the original on 2024-11-18. Retrieved 2025-01-03.
  4. ↑Keerthy Kumar, Shashank (2023). "Design of a 13-Bit SAR ADC with kT/C noise cancellation technique". Master's Thesis Published in Lund University Student Papers.
  5. ↑"Understanding Noise, ENOB, and Effective Resolution in Analog-to-Digital Converters". Analog Devices. 2012-05-07. Archived from the original on 2024-04-22. Retrieved 2024-12-28.
  6. ↑Giovino, Bill (2018-11-21). "IoT Microcontrollers Have ADCs, but Know When to Choose and Apply an External ADC". DigiKey. Archived from the original on 2024-06-24. Retrieved 2025-01-03.
  7. ↑US6486806B1,Muñoz, Carlos Esteban; Thompson, Karl Ernesto& Piasecki, Douglas S.et al.,"Systems and methods for adaptive auto-calibration of Radix",issued 2002-11-26 
  8. ↑ McCreary, JL; Gray, PR (diciembre de 1975). "Técnicas de conversión analógica-digital de redistribución de carga totalmente MOS. I" . IEEE Journal of Solid-State Circuits . 10 (6): 371– 379. Bibcode : 1975IJSSC..10..371M . doi : 10.1109/jssc.1975.1050629 . ISSN 0018-9200 . 
  9. ↑ Suarez, R.; Gray, P.; Hodges, D. (1974). "Una técnica de conversión A/D de redistribución de carga totalmente MOS" . 1974 IEEE International Solid-State Circuits Conference. Digest of Technical Papers . IEEE. pp. 194–195 . doi : 10.1109/isscc.1974.1155344 . 
  10. ↑ Kugelstadt, Thomas (2000). "El funcionamiento del SAR-ADC basado en la redistribución de carga" (PDF) . Texas Instruments . Archivado (PDF) del original el 27/12/2024 . Consultado el 28/12/2024 .
  11. ↑ "Funcionamiento de un SAR-ADC basado en la redistribución de carga" . Renesas Electronics . 2020. Archivado del original el 15 de octubre de 2024. Consultado el 28 de diciembre de 2024 .
  12. ↑ US4709225A , Welland, David R. y Callahan, Michael J., "Método de autocalibración para condensadores en un circuito integrado monolítico", publicado el 24 de noviembre de 1987. 

Lecturas adicionales

  • Diseño, disposición y simulación de circuitos CMOS, 3.ª edición ; RJ Baker; Wiley-IEEE; 1208 páginas; 2010; ISBN 978-0-470-88132-3
  • Manual de conversión de datos ; Analog Devices; Newnes; 976 páginas; 2004; ISBN 978-0750678414
  • Comprensión de los convertidores analógico-digitales SAR: su arquitectura y comparación con otros convertidores analógico-digitales - Maxim
  • Elija el convertidor A/D adecuado para su aplicación - TI