AMD XDNA

XDNA es una microarquitectura para procesadores de aprendizaje profundo desarrollada por AMD . Está diseñada para gestionar tareas relacionadas con el aprendizaje automático (ML), como el software de inteligencia artificial (IA). Se basa en tecnología de Xilinx , que AMD adquirió en 2022. Los diseños de silicio basados ​​en XDNA se incorporan a los procesadores Ryzen AI de la compañía , donde complementan la CPU Zen y la GPU RDNA en el mismo chip. ^{[ 1 ] [ 2 ]}

XDNA emplea una arquitectura de flujo de datos espacial , donde los módulos del motor de IA (AIE) procesan los datos en paralelo con un acceso mínimo a la memoria externa. Este diseño aprovecha el paralelismo y la localidad de los datos para optimizar el rendimiento y la eficiencia energética. Cada módulo AIE contiene:

• Un procesador vectorial VLIW + SIMD optimizado para tareas de cálculo de alto rendimiento y operaciones con tensores.
• Un procesador escalar de tipo RISC responsable del flujo de control y las operaciones auxiliares.
• Bloques de memoria local para almacenar pesos, activaciones y coeficientes intermedios, lo que reduce la dependencia de la DRAM externa y disminuye la latencia .
• Memorias de programa y de datos integradas en el chip que reducen aún más la latencia y el consumo de energía al minimizar el tráfico de memoria externa.
• Motores DMA dedicados e interconexiones programables para transferencias de datos deterministas y de alto ancho de banda entre módulos.

Los conjuntos de módulos son escalables y modulares, lo que permite a AMD configurar las NPU con diferentes cantidades de módulos para adaptarse a distintos objetivos de potencia, área y rendimiento. Las frecuencias de funcionamiento suelen alcanzar hasta 1,3 GHz, y son ajustables según las limitaciones térmicas y de potencia.

El núcleo de XDNA es una matriz dispuesta espacialmente de módulos de motor de IA, que permite el procesamiento paralelo y en paralelo de cargas de trabajo de aprendizaje automático. Cada módulo incluye:

• Núcleos vectoriales VLIW + SIMD optimizados para operadores de aprendizaje automático comunes, como multiplicaciones de matrices y convoluciones.
• Un procesador de control escalar para secuenciar instrucciones y gestionar operaciones a nivel de mosaico.
• Los bloques SRAM integrados en el chip almacenan parámetros del modelo y datos intermedios para minimizar los costosos accesos a la memoria externa.
• Controladores DMA programables y una estructura de interconexión de baja latencia que facilitan el movimiento de datos determinista con mínimas interrupciones.

Este diseño arquitectónico permite una computación de baja latencia y alto ancho de banda, esencial para la inferencia de IA en tiempo real en dispositivos periféricos.

• Latencia determinista: La arquitectura de flujo de datos espaciales garantiza tiempos de inferencia predecibles y consistentes, algo crucial para las aplicaciones en tiempo real.
• Eficiencia energética: El uso de memoria local en el chip reduce los accesos a la DRAM externa, lo que disminuye el consumo de energía en comparación con los enfoques tradicionales de GPU o CPU. ^{[ 7 ]}
• Densidad de cómputo: Un alto rendimiento TOPS en un área de silicio compacta permite la integración en dispositivos delgados y ligeros como ultrabooks y estaciones de trabajo portátiles .
• Escalabilidad: El diseño modular de los módulos permite escalar desde dispositivos móviles ligeros con pocos módulos hasta servidores de clase empresarial con muchos módulos.

XDNA es compatible con las pilas de software ROCm (Radeon Open Compute) y Vitis AI de AMD , lo que permite a los desarrolladores utilizar la NPU para acelerar eficientemente las cargas de trabajo de IA. Marcos de trabajo de aprendizaje automático populares como ONNX , TensorFlow y PyTorch son compatibles con estas herramientas. ^{[ 8 ]} Además, el entorno de ejecución de aprendizaje automático de Microsoft Windows integra la aceleración de la NPU de AMD en dispositivos comercializados como PC Copilot+ , lo que permite la inferencia de IA local sin dependencia de la nube . ^{[ 9 ]}

• Los valores TOPS anunciados son máximos teóricos; el rendimiento real varía en función del margen térmico, las especificaciones de la carga de trabajo y las optimizaciones del controlador/software.
• Algunos modelos básicos desactivan o limitan la funcionalidad de la NPU para ahorrar energía y reducir el área del chip.
• El ecosistema de software y las herramientas están evolucionando, y se esperan mejoras continuas para aprovechar al máximo las capacidades del hardware.

• Unidad de Procesamiento Neuronal
• Motor neuronal de Apple
• Unidad de procesamiento tensorial
• motor de IA
• Xilinx

• AMD XDNA – Página oficial