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Articulo de referencia

Circuito integrado tridimensional

Un circuito integrado tridimensional ( 3D IC ) es un circuito integrado (CI) MOS (metal-óxido-semiconductor) fabricado apilando hasta 16 o más CI y interconectándolos verticalme...

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Un circuito integrado tridimensional ( 3D IC ) es un circuito integrado (CI) MOS (metal-óxido-semiconductor) fabricado apilando hasta 16 o más CI y interconectándolos verticalmente usando, por ejemplo, vías pasantes de silicio (TSV) o conexiones Cu-Cu (cobre-cobre), [ 1 ] [ 2 ] de manera que se comporten como un solo dispositivo para lograr mejoras de rendimiento con menor potencia y con un tamaño menor que los procesos bidimensionales convencionales. El 3D IC es uno de varios esquemas de integración 3D que explotan la dirección z para lograr beneficios de rendimiento eléctrico en microelectrónica y nanoelectrónica . 

Los circuitos integrados 3D se pueden clasificar según su nivel de jerarquía de interconexión a nivel global ( paquete ), intermedio (almohadilla de unión) y local ( transistor ). [ 3 ] En general, la integración 3D es un término amplio que incluye tecnologías como el empaquetado a nivel de oblea 3D (3DWLP); la integración basada en interponedores 2.5D y 3D; los circuitos integrados apilados 3D (3D-SIC); la integración heterogénea 3D; y la integración de sistemas 3D; [ 4 ] [ 5 ] así como los verdaderos  circuitos integrados 3D monolíticos.

Organizaciones internacionales como el Comité de la Hoja de Ruta Tecnológica de Jisso (JIC) y la Hoja de Ruta Tecnológica Internacional para Semiconductores (ITRS) han trabajado para clasificar las diversas tecnologías de integración 3D para promover el establecimiento de estándares y hojas de ruta de integración 3D. [ 6 ] A partir de la década de 2010,  los circuitos integrados 3D se utilizan ampliamente para la memoria flash NAND y en dispositivos móviles .

Tipos

Circuitos integrados 3D  frente a encapsulado 3D

El empaquetado 3D se refiere a esquemas de integración 3D que se basan en métodos de interconexión tradicionales como el enlace de cables y el flip chip para lograr el apilamiento vertical. El empaquetado 3D se puede dividir en sistema 3D en paquete (3D SiP) y paquete 3D a nivel de oblea (3D WLP). Los 3D SiP que han estado en la fabricación convencional durante algún tiempo y tienen una infraestructura bien establecida incluyen chips de memoria apilados interconectados con enlaces de cables y configuraciones paquete sobre paquete (PoP) interconectadas con enlaces de cables o tecnología flip chip. PoP se utiliza para integrar verticalmente tecnologías dispares. 3D WLP utiliza procesos a nivel de oblea como capas de redistribución (RDL) y procesos de bumping de obleas para formar interconexiones.

El interponedor 2.5D es un WLP 3D que interconecta chips uno al lado del otro en un interponedor de silicio, vidrio u orgánico mediante vías pasantes de silicio (TSV) y una RDL. En todos los tipos de encapsulado 3D, los chips del encapsulado se comunican mediante señalización externa, de forma similar a como si estuvieran montados en encapsulados separados en una placa de circuito impreso convencional. El interponedor puede ser de silicio y se encuentra debajo de los chips que conecta. Un diseño puede dividirse en varios chips y luego montarse en el interponedor con microprotuberancias. [ 7 ] [ 8 ] [ 9 ]

Los circuitos integrados 3D  se pueden dividir en circuitos integrados apilados 3D (3D SIC), que se refieren a técnicas de empaquetado avanzadas [ 10 ] [ 11 ] [ 12 ] apilando chips de circuitos integrados mediante interconexiones TSV, y  circuitos integrados 3D monolíticos, que utilizan procesos de fabricación para realizar interconexiones 3D en los niveles locales de la jerarquía de cableado en el chip según lo establecido por el ITRS, lo que da como resultado interconexiones verticales directas entre las capas del dispositivo. Los primeros ejemplos de un enfoque monolítico se ven en los dispositivos 3D V-NAND de Samsung . [ 13 ]

A partir de la década de 2010,  los paquetes de circuitos integrados 3D se utilizan ampliamente para la memoria flash NAND en dispositivos móviles . [ 14 ]

Un dado base y tres dados apilados

SiC 3D

El mercado de la electrónica digital requiere un chip de memoria semiconductor de mayor densidad para satisfacer los componentes de CPU lanzados recientemente , y la técnica de apilamiento de múltiples chips se ha sugerido como una solución a este problema. JEDEC reveló la próxima tecnología DRAM que incluye el plan de apilamiento de chips "3D SiC" en el "Server Memory Forum", 1-2 de noviembre de 2011, Santa Clara, CA. En agosto de 2014, Samsung Electronics comenzó a producir módulos SDRAM  de 64 GB para servidores basados ​​en la memoria emergente DDR4 (double-data rate 4) utilizando la tecnología de paquete 3D TSV. [ 15 ] Los estándares propuestos más recientes para DRAM apilada en 3D incluyen Wide I/O, Wide I/O 2, Hybrid Memory Cube , High Bandwidth Memory .

Circuitos integrados 3D monolíticos

Los circuitos integrados 3D monolíticos auténticos se construyen por capas sobre una única oblea semiconductora , que luego se corta en chips 3D  . Solo hay un sustrato, por lo que no se requiere alineación, adelgazamiento, unión ni interconexiones pasantes de silicio . En general, los circuitos integrados 3D monolíticos son todavía una tecnología en desarrollo y la mayoría considera que aún faltan varios años para su producción.

Las limitaciones de temperatura del proceso pueden abordarse dividiendo la fabricación del transistor en dos fases. Una fase de alta temperatura que se realiza antes de la transferencia de capas, seguida de una transferencia de capas mediante corte iónico , también conocida como transferencia de capas, que se ha utilizado para producir obleas de silicio sobre aislante (SOI) durante las últimas dos décadas. Se pueden crear múltiples capas delgadas (de decenas a cientos de nanómetros) de silicio prácticamente libre de defectos utilizando  técnicas de unión y clivaje a baja temperatura (<400 °C), y colocarlas sobre el circuito activo del transistor, seguido de la finalización permanente de los transistores mediante procesos de grabado y deposición. Esta  tecnología monolítica de circuitos integrados 3D ha sido investigada en la Universidad de Stanford bajo una subvención patrocinada por DARPA .

CEA-Leti también desarrolló  enfoques monolíticos de circuitos integrados 3D, denominados circuitos integrados 3D secuenciales  . En 2014, el instituto de investigación francés presentó su CoolCube™, un flujo de proceso de baja temperatura que proporciona una verdadera vía hacia 3DVLSI. [ 16 ]

En la Universidad de Stanford, los investigadores diseñaron circuitos integrados 3D monolíticos  utilizando estructuras de nanotubos de carbono (CNT) en lugar de silicio mediante procesos de transferencia de CNT a baja temperatura a escala de oblea que se pueden realizar a 120  °C. [ 17 ]

Tecnologías de fabricación para SiC 3D

Existen varios métodos para el diseño de circuitos integrados 3D, incluyendo métodos de recristalización y unión de obleas. Hay dos tipos principales de unión de obleas: conexiones Cu-Cu (conexiones de cobre a cobre entre circuitos integrados apilados, utilizadas en TSV) [ 18 ] [ 19 ] y vías a través del silicio (TSV). Los circuitos integrados 3D con TSV pueden usar microprotuberancias de soldadura, pequeñas bolas de soldadura como interfaz entre dos chips individuales en un circuito integrado 3D. [ 20 ] A partir de 2014, se han lanzado varios productos de memoria como High Bandwidth Memory (HBM) y Hybrid Memory Cube  que implementan el apilamiento de circuitos integrados 3D con TSV. Hay varios enfoques de apilamiento clave que se están implementando y explorando. Estos incluyen chip a chip, chip a oblea y oblea a oblea.

Morir para morir
Los componentes electrónicos se construyen sobre múltiples chips, que luego se alinean y se unen. El adelgazamiento y la creación de TSV pueden realizarse antes o después de la unión. Una ventaja del ensamblaje chip a chip es que cada chip de componente se puede probar primero, de modo que un chip defectuoso no arruine toda la pila. [ 21 ] Además, cada chip en el  circuito integrado 3D se puede clasificar previamente, de modo que se puedan combinar para optimizar el consumo de energía y el rendimiento (por ejemplo, combinar varios chips del proceso de bajo consumo para una aplicación móvil).
Del troquel a la oblea
Los componentes electrónicos se fabrican sobre dos obleas semiconductoras. Una oblea se corta en dados; los dados individuales se alinean y se unen a los sitios de los chips de la segunda oblea. Al igual que en el método de oblea sobre oblea, el adelgazamiento y la creación de TSV se realizan antes o después de la unión. Se pueden agregar chips adicionales a las pilas antes del corte. [ 22 ]
De oblea a oblea
Los componentes electrónicos se construyen sobre dos o más obleas semiconductoras , que luego se alinean, se unen y se cortan en  circuitos integrados 3D. Cada oblea puede adelgazarse antes o después de la unión. Las conexiones verticales se construyen en las obleas antes de la unión o se crean en la pila después de la unión. Estas " vías pasantes de silicio " (TSV) atraviesan el sustrato de silicio entre las capas activas y/o entre una capa activa y una almohadilla de unión externa. La unión de oblea a oblea puede reducir el rendimiento, ya que si cualquiera de los N chips en un  circuito integrado 3D está defectuoso, todo el  circuito integrado 3D estará defectuoso. Además, las obleas deben tener el mismo tamaño, pero muchos materiales exóticos (por ejemplo, III-V) se fabrican en obleas mucho más pequeñas que la lógica CMOS o la DRAM (normalmente 300  mm), lo que complica la integración heterogénea.

Beneficios

Si bien los procesos de escalado CMOS tradicionales mejoran la velocidad de propagación de la señal, el escalado desde las tecnologías actuales de fabricación y diseño de chips se está volviendo más difícil y costoso, en parte debido a las limitaciones de densidad de potencia y en parte porque las interconexiones no se vuelven más rápidas mientras que los transistores sí. [ 23 ] Los circuitos integrados 3D  abordan el desafío del escalado apilando chips 2D y conectándolos en la tercera dimensión. Esto promete acelerar la comunicación entre chips en capas, en comparación con el diseño planar. [ 24 ] Los circuitos integrados 3D  prometen muchos beneficios significativos, entre ellos:

Huella
Mayor funcionalidad en un espacio reducido. Los formatos compactos son de gran importancia en dispositivos integrados como teléfonos móviles y sistemas IoT, para los cuales se han desarrollado pilas de memoria no volátil 3D (por ejemplo, chips NAND 3D). :: Extensión de la ley de Moore : Algunos investigadores consideran que el aumento en el número de transistores que se pueden integrar en el mismo espacio físico constituye una extensión de la ley de Moore . Esto permite extender la ley de Moore sin la tradicional ley de Dennard, hacia una nueva generación de chips con mayor capacidad de procesamiento en el mismo espacio físico.:
Costo
La partición de un chip grande en múltiples chips más pequeños mediante apilamiento 3D puede mejorar el rendimiento y reducir el costo de fabricación si los chips individuales se prueban por separado. [ 25 ] [ 26 ]
Integración heterogénea
Las capas de circuitos se pueden construir con diferentes procesos, o incluso en diferentes tipos de obleas. Esto significa que los componentes se pueden optimizar en mayor medida que si se construyeran juntos en una sola oblea. Además, se podrían combinar componentes con procesos de fabricación incompatibles en un único  circuito integrado 3D. [ 27 ] [ 5 ]
Interconexión más corta
La longitud media de los cables se reduce. Las cifras habituales que reportan los investigadores rondan el 10-15%, pero esta reducción se aplica principalmente a las interconexiones más largas, lo que puede afectar en mayor medida al retardo del circuito. Dado que los cables 3D tienen una capacitancia mucho mayor que los cables convencionales integrados en el chip, el retardo del circuito puede o no mejorar.
Fuerza
Mantener una señal en el chip puede reducir su consumo de energía entre 10 y 100 veces. [ 28 ] Los cables más cortos también reducen el consumo de energía al producir una menor capacitancia parásita . [ 29 ] Reducir el presupuesto de energía conlleva una menor generación de calor, una mayor duración de la batería y un menor costo de operación.
Diseño
La dimensión vertical añade un orden superior de conectividad y ofrece nuevas posibilidades de diseño. [ 5 ]
Seguridad del circuito
La integración 3D puede lograr seguridad mediante la ocultación ; la estructura apilada complica los intentos de ingeniería inversa de los circuitos. Los circuitos sensibles también pueden dividirse entre las capas de tal manera que se oculte la función de cada capa. [ 30 ] Además, la integración 3D permite integrar características dedicadas, similares a las de un monitor de sistema , en capas separadas. [ 5 ] El objetivo aquí es implementar algún tipo de cortafuegos de hardware para cualquier componente/chip comercial que se vaya a monitorizar en tiempo de ejecución, buscando proteger todo el sistema electrónico contra ataques en tiempo de ejecución, así como modificaciones maliciosas del hardware.
Ancho de banda
La integración 3D permite un gran número de vías verticales entre las capas. Esto posibilita la construcción de buses de gran ancho de banda entre bloques funcionales en diferentes capas. Un ejemplo típico sería una pila 3D de procesador y memoria, con la memoria caché apilada sobre el procesador. Esta disposición permite un bus mucho más ancho que los típicos 128 o 256 bits entre la caché y el procesador. [ 31 ] Los buses anchos, a su vez, alivian el problema de la limitación de memoria . [ 32 ]

Modularidad

Integración 3D e integración modular: una amplia gama de apilamientos personalizados mediante la estandarización de las interfaces de capa para numerosas opciones de apilamiento. Como resultado, se pueden fabricar diseños de apilamientos personalizados con bloques de construcción modulares (por ejemplo, se puede integrar un número personalizado de capas DRAM o eDRAM, capas aceleradoras personalizadas y capas de memoria no volátil personalizables para satisfacer diferentes requisitos de diseño). Esto proporciona ventajas de diseño y costes a las empresas de semiconductores.

Otras ventajas potenciales incluyen una mejor integración de los chips neuromórficos en los sistemas informáticos. A pesar de ser alternativas de bajo consumo a las CPU y GPU de propósito general, los chips neuromórficos utilizan un método de computación basado en impulsos, fundamentalmente diferente, que no es directamente compatible con la computación digital tradicional. La integración 3D ofrece oportunidades clave para esta integración.

Desafíos

Debido a que esta tecnología es nueva, conlleva nuevos desafíos, entre ellos:

Costo
Si bien el costo representa una ventaja en comparación con la escalabilidad, también se ha identificado como un desafío para la comercialización de  circuitos integrados 3D en aplicaciones de consumo convencionales. Sin embargo, se está trabajando para abordar este problema. Aunque la tecnología 3D es nueva y bastante compleja, el costo del proceso de fabricación es sorprendentemente sencillo al desglosarlo en las actividades que lo componen. Al analizar la combinación de actividades que constituyen la base, se pueden identificar los factores que influyen en el costo. Una vez identificados estos factores, resulta más fácil determinar de dónde proviene la mayor parte del costo y, lo que es más importante, dónde existe el potencial de reducirlo. [ 33 ]
Producir
Cada paso adicional en el proceso de fabricación aumenta el riesgo de defectos. Para que  los circuitos integrados 3D sean comercialmente viables, los defectos podrían repararse o tolerarse, o bien se podría mejorar la densidad de defectos. [ 34 ] [ 35 ]
Calor
El calor que se acumula dentro de la pila debe disiparse. Esto es inevitable, ya que la proximidad eléctrica está directamente relacionada con la proximidad térmica. Los puntos calientes específicos deben gestionarse con mayor cuidado.
Complejidad del diseño
Para aprovechar al máximo la integración 3D se requieren técnicas de diseño sofisticadas y nuevas herramientas CAD . [ 36 ]
Sobrecarga introducida por TSV
Los TSV son grandes en comparación con las compuertas e impactan los planos de planta . En el  nodo tecnológico de 45 nm, la huella de área de un TSV de 10 μm x 10 μm es comparable a la de aproximadamente 50 compuertas. [ 37 ] Además, la fabricabilidad exige almohadillas de aterrizaje y zonas de exclusión que aumentan aún más la huella de área del TSV. Dependiendo de las opciones tecnológicas, los TSV bloquean un subconjunto de recursos de diseño. [ 37 ] Los TSV de vía primero se fabrican antes de la metalización, por lo que ocupan la capa del dispositivo y dan lugar a obstáculos de colocación. Los TSV de vía último se fabrican después de la metalización y pasan a través del chip. Por lo tanto, ocupan tanto la capa del dispositivo como la capa metálica, lo que da lugar a obstáculos de colocación y enrutamiento. Si bien generalmente se espera que el uso de TSV reduzca la longitud del cable, esto depende del número de TSV y sus características. [ 37 ] Además, la granularidad de la partición entre chips afecta la longitud del cable. Por lo general, disminuye para granularidades moderadas (bloques con 20-100 módulos) y gruesas (particionamiento a nivel de bloque), pero aumenta para granularidades finas (particionamiento a nivel de puerta). [ 37 ]
Pruebas
Para lograr un alto rendimiento general y reducir costos, es esencial realizar pruebas separadas de chips independientes. [ 35 ] [ 38 ] Sin embargo, la estrecha integración entre capas activas adyacentes en  circuitos integrados 3D implica una cantidad significativa de interconexión entre diferentes secciones del mismo módulo de circuito que se dividieron en diferentes chips. Además de la enorme sobrecarga introducida por los TSV necesarios, las secciones de dicho módulo, por ejemplo, un multiplicador, no se pueden probar de forma independiente con técnicas convencionales. Esto se aplica particularmente a las rutas críticas de temporización dispuestas en 3D.
Falta de estándares
Hay pocos estándares para  el diseño, fabricación y empaquetado de circuitos integrados 3D basados ​​en TSV, aunque este problema se está abordando. [ 39 ] [ 40 ] Además, se están explorando muchas opciones de integración, como vía al final, vía al principio, vía en el medio; [ 41 ] interponedores [ 42 ] o unión directa; etc.
Cadena de suministro de integración heterogénea
En los sistemas integrados heterogéneamente, el retraso de una pieza por parte de uno de los diferentes proveedores de piezas retrasa la entrega del producto completo y, por lo tanto, retrasa los ingresos de cada uno de los  proveedores de componentes de circuitos integrados 3D.
Falta de propiedad claramente definida
No está claro quién debería ser el responsable de la  integración y el empaquetado/ensamblaje de los circuitos integrados 3D. Podrían ser empresas de ensamblaje como ASE o los fabricantes de equipos originales (OEM) del producto .
Estrés termomecánico y fiabilidad
Las estructuras 3D presentan composiciones de materiales y perfiles termomecánicos más complejos en comparación con los diseños 2D. El apilamiento de múltiples capas de silicio adelgazadas, múltiples capas de cableado (BEOL), aislantes, vías pasantes de silicio y micro-C4 genera fuerzas termomecánicas y patrones de tensión complejos que se ejercen sobre las estructuras 3D. Como resultado, el calentamiento localizado en una parte de la estructura (por ejemplo, en las capas de dispositivos adelgazadas) puede generar problemas de fiabilidad. Esto requiere análisis en tiempo de diseño y procesos de diseño que tengan en cuenta la fiabilidad. [ 43 ]

Estilos de diseño

Según la granularidad de la partición, se pueden distinguir diferentes estilos de diseño. La integración a nivel de compuerta presenta múltiples desafíos y actualmente parece menos práctica que la integración a nivel de bloque. [ 44 ]

Integración a nivel de puerta
Este estilo divide las celdas estándar entre múltiples chips. Promete una reducción de la longitud del cableado y una gran flexibilidad. Sin embargo, la reducción de la longitud del cableado puede verse comprometida a menos que se conserven módulos de cierto tamaño mínimo. Por otro lado, sus efectos adversos incluyen la gran cantidad de TSV necesarios para las interconexiones. Este estilo de diseño requiere herramientas de colocación y enrutamiento 3D , que aún no están disponibles. Además, dividir un bloque de diseño entre múltiples chips implica que no se puede probar completamente antes del apilamiento de chips. Después del apilamiento de chips (pruebas posteriores a la unión), un solo chip defectuoso puede hacer que varios chips buenos sean inutilizables, lo que reduce el rendimiento. Este estilo también amplifica el impacto de la variación del proceso , especialmente la variación entre chips. De hecho, un diseño 3D puede tener un rendimiento peor que el mismo circuito diseñado en 2D, contrariamente a la promesa original de la  integración de circuitos integrados 3D. [ 45 ] Además, este estilo de diseño requiere rediseñar la propiedad intelectual disponible, ya que los bloques de IP y las herramientas EDA existentes no contemplan la integración 3D.
Integración a nivel de bloque
Este estilo asigna bloques de diseño completos a chips separados. Los bloques de diseño engloban la mayor parte de la conectividad de la lista de conexiones y están enlazados por un pequeño número de interconexiones globales. Por lo tanto, la integración a nivel de bloque promete reducir la sobrecarga de TSV. Los sistemas 3D sofisticados que combinan chips heterogéneos requieren procesos de fabricación distintos en diferentes nodos tecnológicos para lógica aleatoria rápida y de bajo consumo, varios tipos de memoria, circuitos analógicos y de RF, etc. La integración a nivel de bloque, que permite procesos de fabricación separados y optimizados, parece, por lo tanto, crucial para la integración 3D. Además, este estilo podría facilitar la transición del diseño 2D actual al  diseño de circuitos integrados 3D. Básicamente, las herramientas con capacidad 3D solo son necesarias para la partición y el análisis térmico. [ 46 ] Los chips separados se diseñarán utilizando herramientas 2D (adaptadas) y bloques 2D. Esto está motivado por la amplia disponibilidad de bloques IP fiables. Es más conveniente utilizar los bloques IP 2D disponibles y colocar los TSV obligatorios en el espacio no ocupado entre bloques en lugar de rediseñar los bloques IP e incrustar los TSV. [ 44 ] Las estructuras de diseño para la comprobabilidad son un componente clave de los bloques IP y, por lo tanto, pueden utilizarse para facilitar las pruebas de  circuitos integrados 3D. Además, las rutas críticas pueden integrarse mayoritariamente en bloques 2D, lo que limita el impacto de las variaciones de TSV y entre chips en el rendimiento de fabricación. Por último, el diseño moderno de chips a menudo requiere cambios de ingeniería de última hora . Restringir el impacto de dichos cambios a chips individuales es esencial para limitar los costos.

Historia

Varios años después de que Mohamed Atalla propusiera por primera vez el chip de circuito integrado MOS (MOS IC) en Bell Labs en 1960, [ 47 ] el concepto de un circuito integrado MOS tridimensional fue propuesto por los investigadores de Texas Instruments Robert W. Haisty, Rowland E. Johnson y Edward W. Mehal en 1964. [ 48 ] En 1969, el concepto de un chip de memoria de circuito integrado MOS tridimensional fue propuesto por los investigadores de NEC Katsuhiro Onoda, Ryo Igarashi, Toshio Wada, Sho Nakanuma y Toru Tsujide. [ 49 ]

Arm ha fabricado un chip de prueba de lógica 3D de alta densidad, [ 50 ] e Intel, con su empaquetado de chips de lógica 3D Foveros, planea comercializar CPUs que lo utilicen. [ 51 ] IBM demostró un fluido que podría utilizarse tanto para el suministro de energía como para la refrigeración de circuitos integrados 3D. [ 52 ]

Manifestaciones (1983 – 2012)

Japón (1983 – 2005)

Los circuitos integrados 3D se demostraron con éxito por primera vez en Japón en la década de 1980 , donde la investigación y el desarrollo (I+D) sobre  circuitos integrados 3D se inició en 1981 con el "Proyecto de I+D de elementos de circuitos tridimensionales" por la Asociación de Investigación y Desarrollo para Dispositivos Electrónicos Futuros (Nuevos). [ 53 ] Inicialmente se investigaron dos formas de  diseño de circuitos integrados 3D, recristalización y unión de obleas , con las primeras demostraciones exitosas utilizando recristalización. [ 19 ] En octubre de 1983, un equipo de investigación de Fujitsu que incluía a S. Kawamura, Nobuo Sasaki y T. Iwai fabricó con éxito un circuito integrado de semiconductor de óxido metálico complementario (CMOS) tridimensional , utilizando recristalización por haz láser. Consistía en una estructura en la que un tipo de transistor se fabrica directamente encima de un transistor del tipo opuesto, con compuertas separadas y un aislante entre. Se utilizó una doble capa de nitruro de silicio y una película de vidrio de fosfosilicato (PSG) como capa aislante intermedia entre los dispositivos superior e inferior. Esto proporcionó la base para realizar un dispositivo 3D multicapa compuesto por transistores apilados verticalmente, con compuertas separadas y una capa aislante entre ellos. [ 54 ] En diciembre de 1983, el mismo equipo de investigación de Fujitsu fabricó un circuito integrado 3D con una estructura CMOS de silicio sobre aislante (SOI). [ 55 ] Al año siguiente, fabricaron una matriz de compuertas 3D con una estructura dual SOI/CMOS apilada verticalmente utilizando recristalización por haz. [ 56 ]

En 1986, los investigadores de Mitsubishi Electric, Yoichi Akasaka y Tadashi Nishimura, establecieron los conceptos básicos y propusieron tecnologías para  circuitos integrados 3D. [ 57 ] [ 58 ] Al año siguiente, un equipo de investigación de Mitsubishi que incluía a Nishimura, Akasaka y al graduado de la Universidad de Osaka , Yasuo Inoue, fabricó un procesador de señal de imagen (ISP) en un  circuito integrado 3D, con una matriz de fotosensores , convertidores CMOS A-a-D , unidades aritmético-lógicas (ALU) y registros de desplazamiento dispuestos en una estructura de tres capas. [ 59 ] En 1989, un equipo de investigación de NEC dirigido por Yoshihiro Hayashi fabricó un  circuito integrado 3D con una estructura de cuatro capas utilizando cristalización por haz láser. [ 60 ] [ 57 ] En 1990, un equipo de investigación de Matsushita que incluía a K. Yamazaki, Y. Itoh y A. Wada fabricó un procesador de señal de imagen paralelo en un circuito integrado 3D de cuatro capas  , con capas SOI ( silicio sobre aislante ) formadas por recristalización láser, y las cuatro capas consistían en un sensor óptico , un detector de nivel, memoria y una ALU. [ 61 ]

La forma más común de diseño de circuitos integrados 3D es la unión de obleas. [ 19 ] La unión de obleas se denominó inicialmente "circuito integrado de unión acumulativa" (CUBIC), cuyo desarrollo comenzó en 1981 con el "Proyecto de I+D de elementos de circuito tridimensional" en Japón y fue completado en 1990 por el equipo de investigación de Yoshihiro Hayashi en NEC, quienes demostraron un método en el que varios dispositivos de película delgada se unen de forma acumulativa, lo que permitiría un gran número de capas de dispositivos. Propusieron la fabricación de dispositivos separados en obleas separadas, la reducción del grosor de las obleas, la provisión de terminales frontales y posteriores, y la conexión de los chips adelgazados entre sí. Utilizaron la tecnología CUBIC para fabricar y probar un dispositivo de dos capas activas de arriba a abajo, con una capa inferior de FET NMOS de silicio masivo y una capa superior de FET NMOS adelgazada, y propusieron una tecnología CUBIC que podría fabricar  circuitos integrados 3D con más de tres capas activas. [ 57 ] [ 53 ] [ 62 ]

Los primeros chips apilados de IC 3D fabricados con un proceso de vía a través del silicio (TSV) se inventaron en Japón en la década de 1980. Hitachi presentó una patente japonesa en 1983, seguida por Fujitsu en 1984. En 1986, una patente japonesa presentada por Fujitsu describió una estructura de chip apilado utilizando TSV. [ 53 ] En 1989, Mitsumasa Koyonagi de la Universidad de Tohoku fue pionero en la técnica de unión de oblea a oblea con TSV, que utilizó para fabricar un chip LSI 3D en 1989. [ 53 ] [ 63 ] [ 64 ] En 1999, la Asociación de Tecnologías Electrónicas Súper Avanzadas (ASET) en Japón comenzó a financiar el desarrollo de  chips IC 3D utilizando tecnología TSV, llamado el proyecto "I+D en Tecnología de Integración de Sistemas Electrónicos de Alta Densidad". [ 53 ] [ 65 ] El término "vía a través del silicio" (TSV) fue acuñado por los investigadores de Tru-Si Technologies Sergey Savastiouk, O. Siniaguine y E. Korczynski, quienes propusieron un método TSV para una solución de empaquetado a nivel de oblea 3D (WLP) en 2000. [ 66 ]

El Grupo Koyanagi de la Universidad de Tohoku , liderado por Mitsumasa Koyanagi, utilizó la tecnología TSV para fabricar un chip de memoria de tres capas en 2000, un chip de retina artificial de tres capas en 2001, un microprocesador de tres capas en 2002 y un chip de memoria de diez capas en 2005. [ 63 ] Ese mismo año, un equipo de investigación de la Universidad de Stanford , compuesto por Kaustav Banerjee , Shukri J. Souri, Pawan Kapur y Krishna C. Saraswat, presentó un novedoso diseño de chip 3D que aprovecha la dimensión vertical para mitigar los problemas relacionados con la interconexión y facilita la integración heterogénea de tecnologías para lograr un diseño de sistema en un chip (SoC). [ 67 ] [ 68 ]

En 2001, un equipo de investigación de Toshiba , integrado por T. Imoto, M. Matsui y C. Takubo, desarrolló un proceso de unión de obleas denominado "Módulo de Bloque de Sistema" para la fabricación  de paquetes de circuitos integrados 3D. [ 57 ] [ 69 ]

Europa (1988 – 2005)

Fraunhofer y Siemens comenzaron a investigar la integración de circuitos integrados 3D  en 1987. [ 53 ] En 1988, fabricaron dispositivos de circuitos integrados CMOS 3D basados ​​en la recristalización de polisilicio. [ 70 ] En 1997, el método de interconexión entre chips (ICV) fue desarrollado por un equipo de investigación de Fraunhofer - Siemens que incluía a Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger y Armin Klumpp. [ 71 ] Fue el primer  proceso industrial de circuitos integrados 3D, basado en obleas de fabricación CMOS de Siemens. Una variación de ese proceso TSV se denominó posteriormente tecnología TSV-SLID (interdifusión sólido-líquido). [ 72 ] Fue un enfoque para  el diseño de circuitos integrados 3D basado en la unión de obleas a baja temperatura y la integración vertical de dispositivos de circuitos integrados mediante interconexiones entre chips, que patentaron.

Ramm continuó desarrollando consorcios entre la industria y la academia para la producción de tecnologías de integración 3D relevantes. En el proyecto cooperativo VIC, financiado por Alemania, entre Siemens y Fraunhofer, demostraron un  proceso completo de apilamiento de circuitos integrados 3D a nivel industrial (1993-1996). Junto con sus colegas de Siemens y Fraunhofer, Ramm publicó resultados que mostraban los detalles de procesos clave como la metalización 3D [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC, Santa Clara, CA, 20-22 de febrero de 1995] y en ECTC 1995 presentaron investigaciones iniciales sobre memoria apilada en procesadores. [ 73 ]

A principios de la década de 2000, un equipo de investigadores de Fraunhofer e Infineon Munich investigó tecnologías TSV 3D con especial énfasis en el apilamiento de chips sobre sustratos dentro del proyecto germano-austriaco EUREKA VSI e inició los proyectos de integración europeos e-CUBES, como primera plataforma tecnológica 3D europea, y e-BRAINS con ao, Infineon, Siemens, EPFL, IMEC y Tyndall, donde se fabricaron y evaluaron demostradores de sistemas integrados 3D heterogéneos. Un enfoque particular del proyecto e-BRAINS fue el desarrollo de nuevos procesos de baja temperatura para sistemas de sensores integrados 3D de alta fiabilidad. [ 74 ]

Estados Unidos (1999 – 2012)

La unión de obleas de cobre a cobre, también llamada conexiones Cu-Cu o unión de obleas Cu-Cu, fue desarrollada en el MIT por un equipo de investigación compuesto por Andy Fan, Adnan-ur Rahman y Rafael Reif en 1999. [ 19 ] [ 75 ] Una unión Cu-Cu conecta un punto determinado en la parte superior de un IC con un punto en la parte inferior del IC que se encuentra encima; esto ahorra espacio, ya que reemplaza una vía a través del silicio. Reif y Fan investigaron más a fondo la unión de obleas Cu-Cu con otros investigadores del MIT, incluidos Kuan-Neng Chen, Shamik Das, Chuan Seng Tan y Nisha Checka durante 2001-2002. [ 19 ] En 2003 , DARPA y el Centro de Microelectrónica de Carolina del Norte (MCNC) comenzaron a financiar I+D en  tecnología de IC 3D. [ 53 ]

En 2004, Tezzaron Semiconductor [ 76 ] construyó dispositivos 3D funcionales a partir de seis diseños diferentes. [ 77 ] Los chips se construyeron en dos capas con TSV de tungsteno "vía primero" para la interconexión vertical. Dos obleas se apilaron cara a cara y se unieron con un proceso de cobre. La oblea superior se adelgazó y la pila de dos obleas se cortó en chips. El primer chip probado fue un simple registro de memoria, pero el más notable del conjunto fue una pila de procesador/memoria 8051 [ 78 ] que exhibió una velocidad mucho mayor y un menor consumo de energía que un ensamblaje 2D análogo.

En 2004, Intel presentó una versión 3D de la CPU Pentium 4. [ 79 ] El chip se fabricó con dos matrices mediante apilamiento cara a cara, lo que permitió una estructura de vías densa. Se utilizan TSV en la parte posterior para E/S y alimentación. Para el plano de planta 3D, los diseñadores dispusieron manualmente bloques funcionales en cada matriz con el objetivo de reducir el consumo de energía y mejorar el rendimiento. La división de bloques grandes y de alta potencia y una cuidadosa reorganización permitieron limitar los puntos calientes térmicos. El diseño 3D proporciona una mejora del rendimiento del 15 % (debido a la eliminación de etapas de pipeline) y un ahorro de energía del 15 % (debido a la eliminación de repetidores y la reducción del cableado) en comparación con el Pentium 4 2D.

El chip de investigación de teraflops presentado en 2007 por Intel es un diseño experimental de 80 núcleos con memoria apilada. Debido a la alta demanda de ancho de banda de memoria, un enfoque de E/S tradicional consumiría de 10 a 25  W. [ 38 ] Para mejorar esto, los diseñadores de Intel implementaron un bus de memoria basado en TSV. Cada núcleo está conectado a un bloque de memoria en el chip SRAM con un enlace que proporciona  un ancho de banda de 12 GB/s, lo que resulta en un ancho de banda total de 1  TB/s con un consumo de solo 2,2  W.

En 2008 , el profesor Eby Friedman y sus estudiantes presentaron en la Universidad de Rochester  una implementación académica de un procesador 3D. El chip funciona a 1,4 GHz y fue diseñado para optimizar el procesamiento vertical entre los chips apilados, lo que le confiere capacidades que el chip tradicional de una sola capa no podía alcanzar. [ 80 ] Uno de los desafíos en la fabricación del chip tridimensional fue lograr que todas las capas funcionaran en armonía, sin obstáculos que interfirieran con la transmisión de información entre ellas. [ 81 ]

En ISSCC 2012, se presentaron y demostraron dos diseños multinúcleo basados ​​en circuitos integrados 3D que utilizaban el proceso de 130 nm de GlobalFoundries y la tecnología FaStack de Tezzaron: 

  • 3D-MAPS, [ 82 ] una implementación de núcleo personalizado de 64 con pila de dos chips lógicos, fue demostrada por investigadores de la Escuela de Ingeniería Eléctrica e Informática del Instituto Tecnológico de Georgia .
  • Centip3De, [ 83 ] diseño cercano al umbral basado en núcleos ARM Cortex-M3, fue desarrollado por el Departamento de Ingeniería Eléctrica y Ciencias de la Computación de la Universidad de Michigan .

Aunque se lanzaron muchas capas, los grupos de investigación y desarrollo de IBM y de semiconductores diseñaron y fabricaron con éxito varias pilas de procesadores 3D a partir de 2007-2008. Estas pilas (denominadas internamente Escher) han demostrado una implementación exitosa de pilas de eDRAM, lógica y procesador, así como experimentos clave en la caracterización de potencia, temperatura, ruido y confiabilidad de los chips 3D.

Circuitos integrados 3D comerciales (2004 – actualidad)

La consola portátil PlayStation Portable (PSP) de Sony , lanzada en 2004, es el primer producto comercial en utilizar un circuito integrado 3D, un chip de memoria eDRAM fabricado por Toshiba en un sistema encapsulado 3D . 

El primer uso comercial conocido de un  chip IC 3D fue en la consola portátil PlayStation Portable (PSP) de Sony , lanzada en 2004. El hardware de la PSP incluye memoria eDRAM ( DRAM integrada ) fabricada por Toshiba en un chip de sistema en paquete 3D con dos chips apilados verticalmente. [ 14 ] Toshiba lo llamó "DRAM semiintegrada" en ese momento, antes de denominarlo más tarde una solución " chip-on-chip " (CoC) apilada. [ 14 ] [ 84 ]

En abril de 2007, Toshiba comercializó un circuito integrado 3D de ocho capas , el chip de memoria flash NAND integrada THGAM  de 16 GB , que se fabricó con ocho chips flash NAND apilados de 2 GB. [ 85 ] En septiembre de 2007, Hynix presentó la tecnología de circuitos integrados 3D de 24 capas , con un chip de memoria flash de 16 GB que se fabricó con 24 chips flash NAND apilados utilizando un proceso de unión de obleas. [ 86 ] Toshiba también utilizó un circuito integrado 3D de ocho capas para su chip flash THGBM de 32 GB en 2008. [ 87 ] En 2010, Toshiba utilizó un circuito integrado 3D de 16 capas para su chip flash THGBM2 de 128 GB, que se fabricó con 16 chips apilados de 8 GB. [ 88 ] En la década de 2010, los circuitos integrados 3D se generalizaron en el uso comercial en forma de paquetes multichip y soluciones de paquete sobre paquete para memoria flash NAND en dispositivos móviles . [ 14 ]          

Elpida Memory desarrolló el primer chip DRAM de 8 GB (apilado con cuatro chips DDR3 SDRAM ) en septiembre de 2009 y lo lanzó en junio de 2011. [ 89 ] TSMC anunció planes para la producción de circuitos integrados 3D con tecnología TSV en enero de 2010. [ 89 ] En 2011, SK Hynix presentó 16 GB DDR3 SDRAM ( clase de 40 nm ) utilizando tecnología TSV, [ 90 ] Samsung Electronics presentó 32 GB DDR3 apilados en 3D ( clase de 30 nm ) basados ​​en TSV en septiembre, y luego Samsung y Micron Technology anunciaron la tecnología Hybrid Memory Cube (HMC) basada en TSV en octubre. [ 89 ]      

Cortar una tarjeta gráfica que utiliza memoria de alto ancho de banda (HBM), basada en tecnología de circuitos integrados 3D con interconexión a través del silicio (TSV) . 

La memoria de alto ancho de banda (HBM), desarrollada por Samsung, AMD y SK Hynix, utiliza chips apilados y TSV. El primer chip de memoria HBM fue fabricado por SK Hynix en 2013. [ 90 ] En enero de 2016, Samsung Electronics anunció la producción en masa temprana de HBM2 , con hasta 8  GB por pila. [ 91 ] [ 92 ]

En 2017, Samsung Electronics combinó  el apilamiento de circuitos integrados 3D con su tecnología V-NAND 3D (basada en tecnología flash de trampa de carga ), fabricando su chip de memoria flash KLUFG8R1EM de 512 GB con ocho chips V-NAND de 64 capas apilados. [ 93 ] En 2019, Samsung produjo un chip flash de 1 TB con 16 chips V-NAND apilados. [ 94 ] [ 95 ] A partir de 2018, Intel está considerando el uso de circuitos integrados 3D para mejorar el rendimiento. [ 96 ] A partir de 2022    Los chips NAND de 232 capas, es decir, los dispositivos de memoria, son fabricados por Micron, [ 97 ] que anteriormente en abril de 2019 fabricaba chips de 96 capas ; y Toshiba fabricó dispositivos de 96 capas en 2018.

En 2022, AMD presentó los procesadores Zen 4 , y algunos de ellos incluyen caché 3D.

A partir de 2026, no existen sistemas de apilamiento 3D comercializados de núcleos de CPU o núcleos de GPU, solo apilamiento 3D de suministro de energía, memoria y E/S uno encima del otro o encima de la CPU o la GPU. [ 98 ]

Véase también

Notas

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Referencias

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Lecturas adicionales

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