Zen 5

Los cambios de Zen 5 en la predicción de bifurcaciones son la divergencia más significativa con respecto a cualquier microarquitectura Zen anterior. El predictor de bifurcaciones en un núcleo intenta predecir el resultado cuando hay rutas de código divergentes. El predictor de bifurcaciones de Zen 5 puede operar dos por adelantado, donde puede predecir hasta dos bifurcaciones por ciclo de reloj. Las arquitecturas anteriores estaban limitadas a una instrucción de bifurcación por ciclo de reloj, lo que limitaba el rendimiento de búsqueda de instrucciones de programas con muchas bifurcaciones. ^{[ 23 ]} Los predictores de bifurcaciones dos por adelantado se han discutido en la investigación académica desde el artículo de André Seznec et al . de 1996 "Multiple-block ahead branch predictors". ^{[ 24 ]} 28 años después de que se propusiera por primera vez en la investigación académica, la arquitectura Zen 5 de AMD se convirtió en la primera microarquitectura en implementar completamente la predicción de bifurcaciones dos por adelantado. ^{[ 4 ]} El aumento de la precarga de datos ayuda al predictor de bifurcaciones. ^{[ 4 ]}

Zen 5 contiene seis unidades aritmético-lógicas (ALU), en comparación con las cuatro ALU de las arquitecturas Zen anteriores. Un mayor número de ALU que manejan operaciones enteras comunes puede aumentar el rendimiento de enteros escalares por ciclo en un 50 %. ^{[ 25 ]}

El motor vectorial de Zen 5 cuenta con cuatro tuberías de punto flotante, en comparación con las tres de Zen 4. Zen 4 introdujo las instrucciones AVX-512. Las capacidades de AVX-512 se han ampliado en Zen 5, duplicando el ancho de la tubería de punto flotante a una ruta de datos nativa de punto flotante de 512 bits. La ruta de datos AVX-512 es configurable según el producto. Los procesadores de escritorio de la serie Ryzen 9000 y los procesadores de servidor EPYC 9005 cuentan con la ruta de datos completa de 512 bits, mientras que los procesadores móviles Ryzen AI 300/400 cuentan con una ruta de datos de 256 bits para reducir el consumo de energía. Las instrucciones AVX-512 se han ampliado con la extensión VP2INTERSECT, además de AVX-VNNI de 256 bits. Además, se ha logrado un mayor bfloat16rendimiento. ^{[ 4 ]}

La mayor amplitud de la interfaz en la arquitectura Zen 5 requiere cachés más grandes y un mayor ancho de banda de memoria para alimentar los núcleos con datos. La caché L1 por núcleo se incrementó de 64  KB a 80  KB por núcleo. La caché de instrucciones L1 se mantiene en 32  KB, pero la caché de datos L1 se incrementó de 32  KB a 48  KB por núcleo. Además, el ancho de banda de la caché de datos L1 para las unidades de punto flotante de 512 bits también se duplicó. La asociatividad de la caché de datos L1 aumentó de 8 a 12 vías para acomodar su mayor tamaño. ^{[ 4 ]}

La caché L2 se mantiene en 1  MB, pero su asociatividad ha aumentado de 8 a 16 vías. Zen 5 también tiene un ancho de banda de caché L2 duplicado a 64 bytes por ciclo de reloj. ^{[ 4 ]}

La caché L3 se llena a partir de las víctimas de la caché L2 y los fallos en vuelo. La latencia para acceder a la caché L3 se ha reducido en 3,5 ciclos. ^{[ 26 ]} Un Zen 5 Core Complex Die (CCD) contiene 32  MB de caché L3 compartida entre los 8 núcleos. En los Zen 5 3D V-Cache CCD,  se coloca una pieza de silicio que contiene 64 MB de caché L3 adicional debajo de los núcleos en lugar de encima como en generaciones anteriores para un total de 96  MB. ^{[ 27 ]} Esto permite una mayor frecuencia del núcleo en comparación con las implementaciones de 3D V-Cache de la generación anterior, que eran sensibles a voltajes más altos. El Ryzen 7 9800X3D basado en Zen 5 tiene una  frecuencia base 500 MHz mayor que el Ryzen 7 7800X3D basado en Zen 4 y permite el overclocking por primera vez. ^{[ 28 ]}

Las APU Ryzen AI 300, con nombre en clave "Strix Point", cuentan con 24  MB de caché L3 total, dividida en dos matrices de caché separadas. 16  MB de caché L3 dedicada es compartida por los 4 núcleos Zen 5 y 8  MB por los 8 núcleos Zen 5c. ^{[ 29 ]} Los núcleos Zen 5c no pueden acceder a la  matriz de caché L3 de 16 MB y viceversa. ^{[ 30 ]}

AMD anunció una línea inicial de cuatro modelos de procesadores Ryzen 9000 el 3 de junio de 2024, que incluía un Ryzen 5, un Ryzen 7 y dos Ryzen 9. Fabricados con un  proceso de 4 nm, los procesadores cuentan con entre 6 y 16 núcleos. ^{[ 33 ]} Los procesadores Ryzen 9000 se lanzaron en agosto de 2024. ^{[ 4 ]}

En mayo de 2025, cuatro de estos procesadores también se lanzaron en la gama 4005 de la marca EPYC, ^{[ 34 ]} con el 4585PX correspondiente al 9950X3D , el 4565P al 9950X, el 4345P al 9700X y el 4245P al 9600. Dos partes EPYC 4005, ambas de 65 W, no tienen un equivalente directo en la serie Ryzen 9000: el EPYC 4465P con 12 núcleos a 3,4  GHz y el 4545P con dieciséis núcleos a 3,0  GHz. ^{[ 34 ]}

En abril de 2026, AMD lanza el Ryzen 9 9950X3D2 Dual Edition con un TDP de 200 W. Esto marca el regreso de un TDP de 200 W a su línea de procesadores por primera vez desde el AMD FX-9590 de 220 W.

Características comunes de los procesadores de escritorio Ryzen 9000:

• Zócalo: AM5 .
• Todas las CPU admiten memoria RAM DDR5-5600 en modo de doble canal en configuraciones 2x1R y 2x2R, pero solo DDR5-3600 para configuraciones 4x1R y 4x2R.
• Todas las CPU admiten 28 líneas PCIe 5.0 . Cuatro de estas líneas están reservadas como enlace con el chipset.
• Incluye una GPU RDNA 2 integrada con 2 unidades de cómputo y velocidades de reloj base y turbo de 0,4 GHz y 2,2 GHz, respectivamente. Los modelos con sufijo "F" no incluyen GPU integrada.
• Caché L1 : 80 KB (48 KB de datos + 32 KB de instrucciones) por núcleo.
• Caché L2: 1 MB por núcleo.
• Los modelos con el sufijo "X3D" incluyen una V-Cache 3D de segunda generación en forma de un chip de caché de 64 MB, que aumenta la caché L3 de un CCD. ^{[ 35 ]}
• Los modelos con el sufijo "X3D2" o denominados "Dual Edition" incluyen una V-Cache 3D de segunda generación en forma de dos chips de caché de 64 MB (que suman un total de 128 MB), un chip por CCD, que aumentan la caché L3 de su respectivo CCD. ^{[ 36 ]}
• Proceso de fabricación: TSMC N4X FinFET ( N6 FinFET para el chip de E/S).

AMD anunció la serie Threadripper 9000 de procesadores de escritorio de gama alta en Computex 2025, que se lanzó el 30 de julio de 2025. Estos procesadores suceden a la línea Zen 4 "Storm Peak" y cuentan con hasta 96 núcleos Zen 5. Los procesadores vienen en dos variantes: los modelos "Threadripper" para consumidores y las variantes "Threadripper PRO" para estaciones de trabajo, más caras, que admiten más canales de memoria y líneas PCIe. ^{[ 48 ]}

Características comunes de las CPU Ryzen 9000 HEDT/para estaciones de trabajo:

• Zócalo: sTR5 .
• Los procesadores Threadripper admiten memoria DDR5-6400 en modo de cuatro canales , mientras que los procesadores Threadripper PRO admiten memoria DDR5-6400 en modo de ocho canales con soporte ECC.
• Caché L1 : 80  KB (48  KB de datos + 32  KB de instrucciones) por núcleo.
• Caché L2: 1  MB por núcleo.
• Las CPU Threadripper admiten 80 líneas PCIe 5.0 (4 de las cuales funcionan en modo PCIe 4.0 hacia el chipset; y las restantes suelen funcionar como 48 líneas PCIe 5.0 más 24 líneas PCIe 4.0), mientras que las CPU Threadripper PRO admiten 128 líneas PCIe 5.0 (4 de las cuales funcionan en modo PCIe 4.0 hacia el chipset) y 8 líneas PCIe 3.0 adicionales. Algunas líneas admiten el modo alternativo de funcionamiento SATA3.
• Sin gráficos integrados.
• Proceso de fabricación: FinFET de 4 nm de TSMC .

Los procesadores Threadripper 9000 admiten oficialmente memoria DDR5 de hasta 6400 MT/s, un aumento significativo con respecto a los 5200 MT/s de la generación anterior. ^{[ 50 ]}

AMD anunció una línea inicial de 6 modelos de procesadores Ryzen AI 400 el 2 de marzo de 2026, incluyendo dos modelos Ryzen 5 y uno Ryzen 7. Fabricados con un proceso de 4 nm, los procesadores cuentan con entre 6 y 8 núcleos. ^{[ 51 ]} Características comunes de las APU de escritorio Ryzen AI 400: ^{[ 52 ] [ 53 ]}

• Zócalo: AM5 .
• Todas las CPU admiten memoria RAM DDR5-5600 en modo de doble canal en configuraciones 2x1R y 2x2R, pero solo DDR5-3600 para configuraciones 4x1R y 4x2R.
• Caché L1: 80 KB por núcleo.
• Caché L2: 1 MB por núcleo.
• Incluye GPU RDNA 3.5 integrada .
• Incluye motor XDNA 2 AI ( Ryzen AI ).
• Proceso de fabricación: FinFET de 4 nm de TSMC .

La serie Ryzen AI 300 de procesadores para portátiles se anunció el 3 de junio de 2024. Con los nombres en clave Strix Point (para la serie Ryzen AI 9 300 de alto rendimiento) y Krackan Point (para las series Ryzen AI 5 y 7 300 de gama media), estos procesadores se nombran bajo un nuevo sistema de numeración de modelos similar al de Intel Core y Core Ultra . Strix Point cuenta con un motor Ryzen AI de tercera generación basado en XDNA 2, que proporciona hasta 50 TOPS de rendimiento de la unidad de procesamiento neuronal. Los gráficos integrados se actualizan a RDNA 3.5, y los modelos de gama alta tienen 16 CU de GPU y 12 núcleos de CPU, un aumento con respecto al máximo de 8 núcleos de CPU de los procesadores móviles ultradelgados Ryzen de la generación anterior. ^{[ 54 ]} Los portátiles con procesadores de la serie Ryzen AI 300 se lanzaron el 17 de julio de 2024. ^{[ 55 ]}

Características comunes de las APU Ryzen AI 300 para portátiles:

• Zócalo: BGA , tipo de encapsulado FP8.
• Todos los modelos admiten memoria DDR5-5600 o LPDDR5X -8000 en modo de doble canal .
• Todos los modelos admiten 16 carriles PCIe 4.0 .
• Puertos USB nativos de 40 Gbps (USB4): 2
• Puertos USB nativos de 10 Gbps (modo de funcionamiento USB 3.2 Gen 2): 2
• La iGPU utiliza la microarquitectura RDNA 3.5 .
• La NPU utiliza el motor de IA XDNA 2 (Ryzen AI).
• Tanto los núcleos Zen 5 como los Zen 5c son compatibles con AVX-512 mediante una FPU de 256 bits de ancho reducido.
• Caché L1 : 80  KB (48  KB de datos + 32  KB de instrucciones) por núcleo.
• Caché L2: 1  MB por núcleo.
• Proceso de fabricación: FinFET N4P de TSMC .

Características comunes de las APU Ryzen AI 400 para portátiles:

• Zócalo: BGA , tipo de encapsulado FP8.
• Todos los modelos admiten DDR5 -5600 o LPDDR5X -8000 ( LPDDR5X -8533 para las series 440, 450, 465, 470, 475) en modo de doble canal .
• Todos los modelos admiten 16 carriles PCIe 4.0 .
• Puertos USB nativos de 40 Gbps (USB4): 2
• Puertos USB nativos de 10 Gbps (modo de funcionamiento USB 3.2 Gen 2): 2
• La iGPU utiliza la microarquitectura RDNA 3.5 .
• La NPU utiliza el motor de IA XDNA 2 (Ryzen AI).
• Tanto los núcleos Zen 5 como los Zen 5c son compatibles con AVX-512 mediante una FPU de 256 bits de ancho reducido.
• Caché L1 : 80  KB (48  KB de datos + 32  KB de instrucciones) por núcleo.
• Caché L2: 1  MB por núcleo.
• Proceso de fabricación: FinFET N4P de TSMC .

Strix Halo representó un cambio radical con respecto a los procesadores móviles multichiplet anteriores. El CCD de Strix Halo no es el mismo tipo de CCD que se utiliza en los procesadores de escritorio Zen 5 convencionales. En su lugar, presenta una interconexión única de tipo "mar de cables" que reemplaza la anterior estructura Infinity Fabric. Este cambio permitió una mayor eficiencia energética, pero también una mayor complejidad de diseño. Se rumorea que este tipo de interconexión estará presente en Zen 6, la próxima generación de microarquitectura de CPU de AMD. ^{[ 62 ] [ 63 ]}

Características comunes de las CPU móviles Strix Halo: ^{[ 64 ]}

• Zócalo: BGA, tipo de encapsulado FP 11.
• Todas las CPU solo admiten memoria LPDDR5X soldada con un bus de memoria de 256 bits.
• Todas las CPU admiten 16 líneas PCIe 4.0.
• La iGPU utiliza la arquitectura RDNA 3.5.
• Proceso de fabricación: FinFET N4P de TSMC.

Características comunes de la serie Ryzen 9000 Fire Range:

• Zócalo: FL1.
• Todos los modelos admiten memoria DDR5-5600 de doble canal con una capacidad máxima de 96 GB.
• Todos los modelos admiten 28 carriles PCIe 5.0.
• USB 3.2 Gen 2 nativo (10 Gbps): 4.
• USB 2.0 nativo (480 Mbps): 1.
• iGPU: AMD Radeon 610M (2 CU @ 2200  MHz).
• Sin UNP.
• Proceso de fabricación: TSMC N4 FinFET (CCD) + TSMC N6 FinFET (I/OD). ^{[ 66 ]}

Junto con los procesadores de escritorio Granite Ridge y los procesadores móviles Strix Point, la serie de procesadores para servidores de alto rendimiento Epyc 9005, con nombre en clave Turin , también se anunció en Computex el 3 de junio de 2024. Utiliza el mismo zócalo SP5 que los procesadores de la serie Epyc 9004 anterior e incluye hasta 128 núcleos y 256 subprocesos en el modelo de gama alta. Turin está fabricado con un proceso TSMC de 4 nm . ^{[ 67 ]} Características comunes de los procesadores para servidores EPYC 9000:

• Zócalo: SP5 .
• Las CPU admiten hasta DDR5-6400 en modo de 12 canales .
• Proceso de fabricación: TSMC N4X .

También se mostró en Computex una variante del Epyc 9005 que utiliza núcleos Zen 5c ( "Prometheus" ). Cuenta con un máximo de 192 núcleos y 384 hilos, y se fabrica con un proceso de 3 nm . ^{[ 67 ]} Características comunes de los procesadores de servidor EPYC Dense 9000:

• Zócalo: SP5 .
• Todas las CPU son compatibles con DDR5-6400 en modo de 12 canales .
• Proceso de fabricación: TSMC N3E .