Sistema asíncrono

El enfoque principal de este artículo es el control asíncrono en sistemas electrónicos digitales. ^{[ 1 ] [ 2 ]} En un sistema síncrono , las operaciones ( instrucciones , cálculos , lógica , etc.) se coordinan mediante una o más señales de reloj centralizadas . Un sistema asíncrono , en cambio, no tiene un reloj global. Los sistemas asíncronos no dependen de tiempos de llegada estrictos de señales o mensajes para un funcionamiento fiable. La coordinación se logra mediante una arquitectura basada en eventos , activada por la llegada de paquetes de red , cambios (transiciones) de señales, protocolos de enlace y otros métodos.

Los sistemas asíncronos, al igual que el software orientado a objetos , se construyen típicamente a partir de "objetos de hardware" modulares , cada uno con interfaces de comunicación bien definidas . Estos módulos pueden operar a velocidades variables, ya sea por procesamiento dependiente de datos, escalado dinámico de voltaje o variación del proceso . Los módulos se pueden combinar para formar un sistema funcional correcto, sin referencia a una señal de reloj global . Generalmente, se obtiene un bajo consumo de energía, ya que los componentes se activan solo bajo demanda. Además, se ha demostrado que varios estilos asíncronos admiten interfaces sincronizadas, lo que permite el diseño con temporización mixta. Por lo tanto, los sistemas asíncronos se ajustan bien a la necesidad de metodologías de construcción correctas para el ensamblaje de sistemas heterogéneos y escalables a gran escala.

Existe un amplio espectro de estilos de diseño asíncrono, con ventajas y desventajas entre robustez y rendimiento (y otros parámetros como el consumo de energía). La elección del estilo de diseño depende del objetivo de la aplicación: fiabilidad/facilidad de diseño frente a velocidad. Los diseños más robustos utilizan circuitos insensibles al retardo , cuyo funcionamiento es correcto independientemente de los retardos de las puertas y los cables ; sin embargo, con este estilo solo se pueden diseñar sistemas útiles limitados. Un poco menos robustos, pero mucho más útiles, son los circuitos cuasi-insensibles al retardo (también conocidos como circuitos independientes de la velocidad), como la síntesis de minitérminos insensible al retardo , que funcionan correctamente independientemente de los retardos de las puertas ; sin embargo, los cables en cada punto de ramificación deben ajustarse para obtener retardos aproximadamente iguales. Los circuitos menos robustos pero más rápidos, que requieren restricciones de temporización unilaterales localizadas simples , incluyen controladores que utilizan el modo fundamental de operación (es decir, con requisitos de configuración/retención sobre cuándo se pueden recibir nuevas entradas) y rutas de datos agrupadas que utilizan retardos coincidentes (véase más abajo). En casos extremos, se han propuesto "circuitos temporizados" de alto rendimiento, que utilizan estrictas restricciones de temporización bilateral, donde aún se puede evitar el reloj , pero se requiere un ajuste preciso del retardo físico, como en algunas aplicaciones de procesamiento en paralelo de alta velocidad .

La comunicación asíncrona se realiza típicamente en canales de comunicación . La comunicación se utiliza tanto para sincronizar las operaciones del sistema concurrente como para transmitir datos. Un canal simple generalmente consta de dos cables: uno de solicitud y otro de confirmación. En un protocolo de enlace de cuatro fases (o de retorno a cero), el componente emisor emite la solicitud y el receptor responde emitiendo la confirmación; luego, ambas señales se desactivan sucesivamente. En un protocolo de enlace de dos fases (o de señalización de transición), el solicitante simplemente cambia el valor del cable de solicitud (una vez) y el receptor responde cambiando el valor del cable de confirmación. Los canales también pueden extenderse para transmitir datos.

Las rutas de datos asíncronas suelen codificarse mediante diversos esquemas. Los esquemas robustos utilizan dos cables o "rieles" para cada bit, denominados "codificación de doble riel". En este caso, el primer riel se activa para transmitir un valor de 0, o el segundo para transmitir un valor de 1. El riel activado se restablece a cero antes de la transmisión del siguiente valor de datos, indicando así "sin datos" o un estado de "espacio". Un esquema menos robusto, pero ampliamente utilizado y práctico, se denomina "datos agrupados de un solo riel ". En este caso, se puede utilizar un bloque de función de un solo riel (es decir, de estilo síncrono), con un retardo de coincidencia en el peor de los casos . Tras la llegada de entradas de datos válidas, se activa una señal de solicitud como entrada al retardo de coincidencia. Cuando el retardo de coincidencia produce una salida de "finalizado", se garantiza que el bloque ha completado el cálculo. Si bien este esquema tiene restricciones de tiempo, estas son simples, localizadas (a diferencia de los sistemas síncronos ) y unilaterales, por lo que suelen ser fáciles de validar.

La literatura en este campo se encuentra en diversas actas de congresos y revistas. El simposio más importante es el IEEE Async Symposium (Simposio Internacional sobre Circuitos y Sistemas Asíncronos), fundado en 1994. Desde mediados de la década de 1980, se han publicado diversos artículos sobre sistemas asíncronos en congresos como la IEEE/ACM Design Automation Conference , la IEEE International Conference on Computer Design , la IEEE/ACM International Conference on Computer-Aided Design , la International Solid-State Circuits Conference (archivada el 16 de marzo de 2010 en Wayback Machine ) y Advanced Research in VLSI, así como en revistas líderes como IEEE Transactions on VLSI Systems, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems y Transactions on Distributed Computing.

• Diagrama de flujo de diseño (EDA)
• Automatización del diseño electrónico
• Diseño de circuitos integrados
• Sincronización isócrona
• Red mesócrona
• Control de reloj perfecto
• Sistema plesiócrono

Adaptado de la columna de Steve Nowick en el boletín electrónico de ACM SIGDA por Igor Markov. El texto original está disponible en https://web.archive.org/web/20060624073502/http://www.sigda.org/newsletter/2006/eNews_060115.html

• Procesador sin reloj ARM ARM996HS Archivado el 3 de marzo de 2016 en Wayback Machine
• Navarre AsyncArt. Protocolo N: Metodología de diseño asíncrono para FPGAs
• Página de diseño asíncrono en la Universidad de Newcastle
• Workcraft: conjunto de herramientas para la síntesis y verificación de circuitos asíncronos https://workcraft.org/