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Semiconductor device fabrication

A semiconductor device manufacturing facility at HP Labs Semiconductor device fabrication is the process used to manufacture semiconductor devices , typically integrated circuit...

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A semiconductor device manufacturing facility at HP Labs

Semiconductor device fabrication is the process used to manufacture semiconductor devices, typically integrated circuits (ICs) such as microprocessors, microcontrollers, and memories (such as RAM and flash memory). It is a multiple-step photolithographic and physico-chemical process (with steps such as thermal oxidation, thin-film deposition, ion implantation, etching) during which electronic circuits are gradually created on a wafer, typically made of pure single-crystal semiconducting material. Silicon is almost always used, but various compound semiconductors are used for specialized applications. Steps such as etching and photolithography can be used to manufacture other devices, such as LCD and OLED displays.[1]

The fabrication process is performed in highly specialized semiconductor fabrication plants, also called foundries or "fabs",[2] with the central part being the "clean room". In more advanced semiconductor devices, such as modern 14/10/7 nm nodes, fabrication can take up to 15 weeks, with 11–13 weeks being the industry average.[3] Production in advanced fabrication facilities is completely automated, with automated material handling systems taking care of the transport of wafers from machine to machine.[4]

A wafer often has several integrated circuits, which are called dies as they are pieces diced from a single wafer. Individual dies are separated from a finished wafer in a process called die singulation, also called wafer dicing. The dies can then undergo further assembly and packaging.[5]

Dentro de las plantas de fabricación, las obleas se transportan dentro de cajas de plástico selladas especiales llamadas FOUP . [ 4 ] En muchas fábricas, las FOUP contienen una atmósfera interna de nitrógeno [ 6 ] [ 7 ] que ayuda a prevenir la oxidación del cobre en las obleas. El cobre se utiliza en los semiconductores modernos para el cableado. [ 8 ] Los componentes internos del equipo de procesamiento y las FOUP se mantienen más limpios que el aire circundante en la sala limpia. Esta atmósfera interna se conoce como un mini-ambiente y ayuda a mejorar el rendimiento, que es la cantidad de dispositivos funcionales en una oblea. Este mini-ambiente está dentro de un EFEM (módulo frontal del equipo) [ 9 ] que permite que una máquina reciba las FOUP e introduzca las obleas desde las FOUP en la máquina. Además, muchas máquinas también manipulan obleas en entornos limpios de nitrógeno o vacío para reducir la contaminación y mejorar el control del proceso. [ 4 ] Las plantas de fabricación necesitan grandes cantidades de nitrógeno líquido para mantener la atmósfera dentro de la maquinaria de producción y las FOUP, que se purgan constantemente con nitrógeno. [ 6 ] [ 7 ] También puede haber una cortina de aire o una malla [ 10 ] entre el FOUP y el EFEM que ayuda a reducir la cantidad de humedad que entra en el FOUP y mejora el rendimiento. [ 11 ] [ 12 ]

Algunas de las empresas que fabrican máquinas utilizadas en el proceso de fabricación de semiconductores industriales son ASML , Applied Materials , Tokyo Electron y Lam Research .

Tamaño de la característica

El tamaño de la característica (o tamaño del proceso) está determinado por el ancho de las líneas más pequeñas que se pueden modelar en un proceso de fabricación de semiconductores; esta medida se conoce como ancho de línea. [ 13 ] [ 14 ] El modelado a menudo se refiere a la fotolitografía, que permite definir un diseño o patrón de dispositivo en el dispositivo durante la fabricación. [ 15 ] F 2 se utiliza como medida de área para diferentes partes de un dispositivo semiconductor, en función del tamaño de la característica de un proceso de fabricación de semiconductores. Muchos dispositivos semiconductores están diseñados en secciones llamadas celdas, y cada celda representa una pequeña parte del dispositivo, como una celda de memoria para almacenar datos. Por lo tanto, F 2 se utiliza para medir el área ocupada por estas celdas o secciones. [ 16 ]

Un proceso de fabricación de semiconductores específico tiene reglas específicas sobre el tamaño mínimo (ancho o dimensión crítica/CD) y el espaciado de las características en cada capa del chip. Normalmente, un nuevo proceso de fabricación de semiconductores tiene tamaños mínimos más pequeños y un espaciado más ajustado. En algunos casos, esto permite una simple reducción del tamaño del chip de un diseño ya fabricado para disminuir los costos, mejorar el rendimiento [ 17 ] y aumentar la densidad de transistores (número de transistores por unidad de área) sin el costo de un nuevo diseño.

Los primeros procesos de semiconductores tenían nombres arbitrarios para las generaciones (por ejemplo, HMOS I/II/III/IV y CHMOS III/III-E/IV/V). Posteriormente, cada nuevo proceso de generación se conoció como un nodo tecnológico [ 18 ] o nodo de proceso [ 19 ] [ 20 ], designado por el tamaño mínimo de característica del proceso en nanómetros (o históricamente micrómetros ) de la longitud de la puerta del transistor del proceso , como el " proceso de 90 nm ". Sin embargo, esto no ha sido así desde 1994 [ 21 ] , y el número de nanómetros utilizado para nombrar los nodos de proceso (véase la Hoja de Ruta Tecnológica Internacional para Semiconductores ) se ha convertido más en un término de marketing que no tiene una relación estandarizada con los tamaños de características funcionales o con la densidad de transistores (número de transistores por unidad de área) [ 22 ] .

Inicialmente, la longitud de la puerta del transistor era menor que la sugerida por el nombre del nodo del proceso (por ejemplo,  nodo de 350 nm); sin embargo, esta tendencia se revirtió en 2009. [ 21 ] Los tamaños de las características pueden no tener conexión con los nanómetros (nm) utilizados en marketing. Por ejemplo, el antiguo proceso de 10 nm de Intel en realidad tiene características (las puntas de las aletas FinFET ) con un ancho de 7  nm, por lo que el proceso de 10 nm de Intel  es similar en densidad de transistores al proceso de 7 nm de TSMC . Como otro ejemplo, los procesos de 12 y 14 nm de GlobalFoundries tienen tamaños de características similares. [ 23 ] [ 24 ] [ 22 ] 

Historia

siglo XX

Diagrama de los transistores de óxido semiconductor realizados por Frosch y Derick en 1957 [ 25 ]

En 1955, Carl Frosch y Lincoln Derick, que trabajaban en los Laboratorios Bell Telephone , accidentalmente hicieron crecer una capa de dióxido de silicio sobre la oblea de silicio, para la cual observaron efectos de pasivación de superficie. [ 26 ] [ 27 ] Para 1957, Frosch y Derick, utilizando máscaras y predeposición, pudieron fabricar transistores de dióxido de silicio; los primeros transistores de efecto de campo planares, en los que el drenador y la fuente estaban adyacentes en la misma superficie. [ 25 ] En Bell Labs, la importancia de sus descubrimientos se reconoció de inmediato. Memorandos que describían los resultados de su trabajo circularon en Bell Labs antes de ser publicados formalmente en 1957. En Shockley Semiconductor , Shockley había distribuido la preimpresión de su artículo en diciembre de 1956 a todo su personal superior, incluido Jean Hoerni , [ 28 ] [ 29 ] [ 30 ] [ 31 ] quien más tarde inventaría el proceso planar en 1959 mientras estaba en Fairchild Semiconductor . [ 32 ] [ 33 ]

En 1948, Bardeen patentó un transistor de puerta aislada (IGFET) con una capa de inversión; el concepto de Bardeen constituye la base de la tecnología MOSFET actual. [ 34 ] Un tipo mejorado de tecnología MOSFET, CMOS , fue desarrollado por Chih-Tang Sah y Frank Wanlass en Fairchild Semiconductor en 1963. [ 35 ] [ 36 ] CMOS fue comercializado por RCA a finales de la década de 1960. [ 35 ] RCA utilizó comercialmente CMOS para sus circuitos integrados de la serie 4000 en 1968, comenzando con un  proceso de 20 μm antes de escalar gradualmente a un proceso de 10 μm durante los años siguientes. [ 37 ] Muchos de los primeros fabricantes de dispositivos semiconductores desarrollaron y construyeron sus propios equipos, como implantadores de iones. [ 38 ]

En 1963, Harold M. Manasevit fue el primero en documentar el crecimiento epitaxial de silicio sobre zafiro mientras trabajaba en la división Autonetics de North American Aviation (ahora Boeing ). En 1964, publicó sus hallazgos con su colega William Simpson en el Journal of Applied Physics . [ 39 ] En 1965, CW Mueller y PH Robinson fabricaron un MOSFET (transistor de efecto de campo de metal-óxido-semiconductor) utilizando el proceso de silicio sobre zafiro en los Laboratorios RCA . [ 40 ]

Desde entonces, la fabricación de dispositivos semiconductores se ha extendido desde Texas y California en la década de 1960 al resto del mundo, incluyendo Asia , Europa y Oriente Medio .

El tamaño de las obleas ha aumentado con el tiempo, desde 25  mm (1 pulgada) en 1960, a 50  mm (2 pulgadas) en 1969, 100  mm (4 pulgadas) en 1976, 125  mm (5 pulgadas) en 1981, 150  mm (6 pulgadas) en 1983 y 200  mm en 1992. [ 41 ] [ 42 ]

En la era de las obleas de 2 pulgadas, estas se manipulaban manualmente con pinzas y se sujetaban manualmente durante el tiempo necesario para cada proceso. Las pinzas se sustituyeron por varillas de vacío, ya que generan menos partículas [ 43 ] que pueden contaminar las obleas. Se desarrollaron portaobleas o casetes, capaces de contener varias obleas a la vez, para transportarlas entre las distintas etapas del proceso. Sin embargo, dado que las obleas aún debían extraerse, procesarse y devolverse individualmente, posteriormente se introdujeron portaobleas resistentes al ácido para que el casete completo pudiera sumergirse directamente en los tanques de grabado húmedo y limpieza, eliminando así este proceso laborioso. Cuando el tamaño de las obleas aumentó a 100  mm, el casete completo a menudo no se sumergía de forma tan uniforme, y la calidad de los resultados en toda la oblea se volvió difícil de controlar. Con la  llegada de las obleas de 150 mm, los casetes ya no se sumergían y solo se utilizaban como portaobleas y soportes para almacenarlas, y la robótica se generalizó para la manipulación de las obleas. Con  obleas de 200 mm, la manipulación manual de los casetes de obleas se vuelve arriesgada debido a su mayor peso. [ 44 ]

En las décadas de 1970 y 1980, varias empresas migraron su tecnología de fabricación de semiconductores de la tecnología bipolar a la tecnología MOSFET. Los equipos de fabricación de semiconductores se han considerado costosos desde 1978. [ 45 ] [ 46 ] [ 47 ] [ 48 ]

En 1984, KLA desarrolló la primera herramienta automática de inspección de retículas y fotomáscaras. [ 49 ] En 1985, KLA desarrolló una herramienta de inspección automática para obleas de silicio, que reemplazó la inspección manual con microscopio. [ 50 ]

En 1985, SGS (ahora STmicroelectronics ) inventó BCD, también llamado BCDMOS , un proceso de fabricación de semiconductores que utiliza dispositivos bipolares, CMOS y DMOS . [ 51 ] Applied Materials desarrolló la primera herramienta práctica de procesamiento de obleas multicámara o en clúster, la Precision 5000. [ 52 ]

Hasta la década de 1980, la deposición física de vapor fue la técnica principal utilizada para depositar materiales sobre obleas, hasta la llegada de la deposición química de vapor. [ 53 ] Los equipos con bombas de difusión fueron reemplazados por aquellos que utilizan bombas turbomoleculares , ya que estos últimos no utilizan aceite, que a menudo contamina las obleas durante el procesamiento al vacío. [ 54 ]

Las obleas de 200  mm de diámetro se utilizaron por primera vez en 1990 y se convirtieron en el estándar hasta la introducción de  las obleas de 300 mm de diámetro en 2000. [ 55 ] [ 56 ] Se utilizaron herramientas puente en la transición de  obleas de 150 mm a  obleas de 200 mm [ 57 ] y en la transición de obleas de 200  mm a  obleas de 300 mm. [ 58 ] [ 59 ] La industria de semiconductores ha adoptado obleas más grandes para hacer frente a la creciente demanda de chips, ya que las obleas más grandes proporcionan una mayor superficie por oblea. [ 60 ] Con el tiempo, la industria cambió a  obleas de 300 mm, lo que trajo consigo la adopción de FOUP, [ 61 ] pero muchos productos que no son avanzados todavía se producen en  obleas de 200 mm, como circuitos integrados analógicos, chips de RF, circuitos integrados de potencia, BCDMOS y dispositivos MEMS . [ 62 ]

Algunos procesos como la limpieza, [ 63 ] la implantación iónica, [ 64 ] [ 65 ] el grabado, [ 66 ] el recocido [ 67 ] y la oxidación [ 68 ] comenzaron a adoptar el procesamiento de obleas individuales en lugar del procesamiento de obleas por lotes para mejorar la reproducibilidad de los resultados. [ 69 ] [ 70 ] Una tendencia similar existió en la fabricación de MEMS. [ 71 ] En 1998, Applied Materials introdujo el Producer, una herramienta de clúster que tenía cámaras agrupadas en pares para procesar obleas, que compartían líneas comunes de vacío y suministro pero que por lo demás estaban aisladas, lo que fue revolucionario en ese momento ya que ofrecía una mayor productividad que otras herramientas de clúster sin sacrificar la calidad, debido al diseño de cámara aislada. [ 72 ] [ 57 ]

siglo XXI

Instalaciones de Intel en Chandler, Arizona.

La industria de los semiconductores es hoy un negocio global. Los principales fabricantes de semiconductores suelen tener instalaciones en todo el mundo. Samsung Electronics , el mayor fabricante de semiconductores del mundo, tiene instalaciones en Corea del Sur y Estados Unidos. Intel , el segundo mayor fabricante, tiene instalaciones en Europa y Asia, además de Estados Unidos. TSMC , la mayor fundición especializada del mundo , tiene instalaciones en Taiwán, China, Singapur y Estados Unidos. Qualcomm y Broadcom se encuentran entre las mayores empresas de semiconductores sin fábrica propia , subcontratando su producción a empresas como TSMC. [ 73 ] También tienen instalaciones repartidas por diferentes países. A medida que aumentó la utilización promedio de los dispositivos semiconductores, la durabilidad se convirtió en un problema y los fabricantes comenzaron a diseñar sus dispositivos para garantizar que duraran el tiempo suficiente, lo cual depende del mercado al que se dirige el dispositivo. Esto se convirtió en un problema especialmente en el  nodo de 10 nm. [ 74 ] [ 75 ]

La tecnología de silicio sobre aislante (SOI) se ha utilizado en los procesadores de AMD  de 130 nm, 90  nm, 65  nm, 45  nm y 32 nm de uno, dos, cuatro, seis y ocho núcleos fabricados desde 2001. [ 76 ] Durante la transición de obleas de 200 mm a 300 mm en 2001, se utilizaron muchas herramientas puente que podían procesar obleas de 200 mm y 300 mm. [ 77 ] En ese momento, 18 empresas podían fabricar chips con el proceso de vanguardia de 130 nm. [ 78 ]      

En 2006,  se esperaba que las obleas de 450 mm se adoptaran en 2012, y que  las obleas de 675 mm se utilizaran para 2021. [ 79 ]

Fotomáscara o retícula semiconductora

Desde 2009, "nodo" se ha convertido en un nombre comercial para fines de marketing que indica nuevas generaciones de tecnologías de proceso, sin ninguna relación con la longitud de puerta, el paso de metal o el paso de puerta. [ 80 ] [ 81 ] [ 82 ] Por ejemplo, el proceso de 7 nm de GlobalFoundries era similar al proceso de 10 nm de Intel , por lo que la noción convencional de un nodo de proceso se ha vuelto difusa. [ 83 ] Además, los procesos de 10 nm de TSMC y Samsung son solo ligeramente más densos que el de 14 nm de Intel en densidad de transistores. En realidad están mucho más cerca del proceso de 14 nm de Intel que del proceso de 10 nm de Intel (por ejemplo, el paso de aleta de los procesos de 10 nm de Samsung es el mismo que el del proceso de 14 nm de Intel: 42 nm). [ 84 ] [ 85 ] Intel ha cambiado el nombre de su proceso de 10 nm para posicionarlo como un proceso de 7 nm. [ 86 ] A medida que los transistores se vuelven más pequeños, nuevos efectos comienzan a influir en las decisiones de diseño, como el auto calentamiento de los transistores, y otros efectos, como la electromigración, se han vuelto más evidentes desde el nodo de 16 nm. [ 87 ] [ 88 ]         

En 2011, Intel demostró los transistores de efecto de campo Fin (FinFET), donde la puerta rodea el canal por tres lados, lo que permite una mayor eficiencia energética y un menor retardo de puerta —y por lo tanto un mayor rendimiento— en comparación con los transistores planares en el  nodo de 22 nm, porque los transistores planares que solo tienen una superficie que actúa como canal, comenzaron a sufrir efectos de canal corto. [ 89 ] [ 90 ] [ 91 ] [ 92 ] [ 93 ] Una empresa emergente llamada SuVolta creó una tecnología llamada Deeply Depleted Channel (DDC) para competir con los transistores FinFET; utiliza transistores planares muy ligeramente dopados en el  nodo de 65 nm. [ 94 ]

Para 2018, se habían propuesto varias arquitecturas de transistores para el eventual reemplazo de FinFET , la mayoría de las cuales se basaban en el concepto de GAAFET : [ 95 ] nanocables horizontales y verticales, transistores de nanohojas horizontales [ 96 ] [ 97 ] (Samsung MBCFET, Intel Nanoribbon), FET vertical (VFET) y otros transistores verticales, [ 98 ] [ 99 ] FET complementario (CFET), FET apilado, TFET verticales, FinFET con materiales semiconductores III-V (III-V FinFET), [ 100 ] [ 101 ] varios tipos de transistores horizontales de compuerta envolvente, como nanoanillo, alambre hexagonal, alambre cuadrado y transistores de compuerta envolvente de alambre redondo [ 102 ] y FET de capacitancia negativa (NC-FET) que utiliza materiales drásticamente diferentes. [ 103 ] FD-SOI se consideró una alternativa potencial de bajo costo a los FinFET. [ 104 ]

A partir de 2019, los chips de proceso de 14 nm y proceso de 10 nm están en producción en masa por Intel, UMC , TSMC, Samsung, Micron , SK Hynix , Toshiba Memory y GlobalFoundries, con chips de proceso de 7 nm en producción en masa por TSMC y Samsung, aunque su definición de nodo de 7 nm es similar al proceso de 10 nm de Intel. El proceso de 5 nm comenzó a ser producido por Samsung en 2018. [ 105 ] A partir de 2019, el nodo con la mayor densidad de transistores es el nodo N5 de 5 nm de TSMC  , [ 106 ] con una densidad de 171,3  millones de transistores por milímetro cuadrado. [ 107 ] En 2019, Samsung y TSMC anunciaron planes para producir nodos de proceso de 3 nm . GlobalFoundries ha decidido detener el desarrollo de nuevos nodos más allá de los 12 nm para ahorrar recursos, ya que ha determinado que establecer una nueva fábrica para manejar  pedidos de menos de 12 nm estaría más allá de las capacidades financieras de la empresa. [ 108 ]

De 2020 a 2023, hubo una escasez mundial de chips . Durante esta escasez causada por la pandemia de COVID-19, muchos fabricantes de semiconductores prohibieron a sus empleados salir de las instalaciones de la empresa. [ 109 ] Muchos países otorgaron subsidios a las empresas de semiconductores para la construcción de nuevas plantas de fabricación o fabs. Muchas empresas se vieron afectadas por chips falsificados. [ 110 ] Los semiconductores se han vuelto vitales para la economía mundial y la seguridad nacional de algunos países. [ 111 ] [ 112 ] [ 113 ] Estados Unidos ha pedido a TSMC que no produzca semiconductores para Huawei, una empresa china. [ 114 ] Se exploraron los transistores CFET, que apilan transistores NMOS y PMOS uno encima del otro. Se evaluaron dos enfoques para la construcción de estos transistores: un enfoque monolítico que construía ambos tipos de transistores en un solo proceso, y un enfoque secuencial que construía los dos tipos de transistores por separado y luego los apilaba. [ 115 ]

Lista de pasos

Esta es una lista de técnicas de procesamiento que se emplean numerosas veces durante la construcción de un dispositivo electrónico moderno; esta lista no implica necesariamente un orden específico, ni que todas las técnicas se utilicen durante la fabricación, ya que, en la práctica, el orden y las técnicas que se aplican suelen ser específicos de las ofertas de procesos de las fundiciones, o específicos de un fabricante de dispositivos integrados (IDM) para sus propios productos, y un dispositivo semiconductor podría no necesitar todas las técnicas. El equipo para llevar a cabo estos procesos es fabricado por un puñado de empresas . Todo el equipo debe probarse antes de que comience la producción de una planta de fabricación de semiconductores. [ 116 ] Estos procesos se realizan después del diseño del circuito integrado . Una fábrica de semiconductores opera las 24 horas del día, los 7 días de la semana [ 117 ] y muchas fábricas utilizan grandes cantidades de agua, principalmente para enjuagar los chips. [ 118 ]

  1. Procesamiento de obleas (también llamado etapa frontal) [ 119 ]
  2. Preparación del troquel
  3. encapsulado de circuitos integrados
  4. Pruebas de circuitos integrados

Además, se pueden llevar a cabo pasos como el grabado Wright .

Avances en la miniaturización y comparación de los tamaños de los nodos del proceso de fabricación de semiconductores con algunos objetos microscópicos y longitudes de onda de luz visible.

Prevención de la contaminación y los defectos

Cuando los anchos de las características eran mucho mayores que unos 10 micrómetros , la pureza de los semiconductores no era un problema tan grande como lo es hoy en la fabricación de dispositivos. En la década de 1960, los trabajadores podían trabajar con dispositivos semiconductores con ropa de calle. [ 139 ] A medida que los dispositivos se integran más, las salas blancas deben ser aún más limpias. Hoy en día, las plantas de fabricación están presurizadas con aire filtrado para eliminar incluso las partículas más pequeñas, que podrían depositarse en las obleas y contribuir a los defectos. Los techos de las salas blancas de semiconductores tienen unidades de filtro de ventilador (FFU) a intervalos regulares para reemplazar y filtrar constantemente el aire en la sala blanca; los equipos de capital de semiconductores también pueden tener sus propias FFU para limpiar el aire en el EFEM del equipo, lo que permite que el equipo reciba obleas en FOUP. Las FFU, combinadas con pisos elevados con rejillas, ayudan a garantizar un flujo de aire laminar, para asegurar que las partículas caigan inmediatamente al piso y no permanezcan suspendidas en el aire debido a la turbulencia. Los trabajadores de una planta de fabricación de semiconductores deben usar trajes de sala limpia para proteger los dispositivos de la contaminación humana. [ 140 ] Para aumentar el rendimiento, las FOUP y los equipos de capital de semiconductores pueden tener un mini ambiente con un nivel de polvo de clase ISO 1, y las FOUP pueden tener un micro ambiente aún más limpio. [ 12 ] [ 9 ] Las FOUP y las cápsulas SMIF aíslan las obleas del aire en la sala limpia, aumentando el rendimiento porque reducen la cantidad de defectos causados ​​por partículas de polvo. Además, las fábricas tienen la menor cantidad de personas posible en la sala limpia para facilitar el mantenimiento del ambiente de la sala limpia, ya que las personas, incluso cuando usan trajes de sala limpia, desprenden grandes cantidades de partículas, especialmente al caminar. [ 141 ] [ 140 ] [ 142 ]

obleas

Una oblea típica está hecha de silicio extremadamente puro que se cultiva en lingotes cilíndricos monocristalinos ( boules ) de hasta 300 mm (un poco menos de 12 pulgadas) de diámetro utilizando el proceso Czochralski . Estos lingotes se cortan en obleas de aproximadamente 0,75 mm de espesor y se pulen para obtener una superficie muy regular y plana. Durante el proceso de producción, las obleas a menudo se agrupan en lotes, que están representados por un FOUP, un SMIF o un casete de obleas, que son portadores de obleas. Los FOUP y los SMIF se pueden transportar en la fábrica entre máquinas y equipos con un sistema automatizado de manejo de materiales (AMHS) OHT (Overhead Hoist Transport). [ 61 ] Además de los SMIF y los FOUP, los casetes de obleas se pueden colocar en una caja de obleas o una caja de transporte de obleas. [ 143 ]   

Tratamiento

En la fabricación de dispositivos semiconductores, los distintos pasos del proceso se dividen en cuatro categorías generales: deposición, eliminación, modelado y modificación de las propiedades eléctricas.

  • La deposición es cualquier proceso que deposita, recubre o transfiere un material a la oblea. Las tecnologías disponibles incluyen la deposición física de vapor (PVD), la deposición química de vapor (CVD), la deposición electroquímica (ECD), la epitaxia de haces moleculares (MBE) y, más recientemente, la deposición de capas atómicas (ALD), entre otras. La deposición puede entenderse como la formación de una capa de óxido , mediante oxidación térmica o, más específicamente, LOCOS .
  • La eliminación es cualquier proceso que elimina material de la oblea; algunos ejemplos son los procesos de grabado (tanto en húmedo como en seco ) y la planarización químico-mecánica (CMP).
  • El modelado es la conformación o alteración de materiales depositados, y generalmente se conoce como litografía . Por ejemplo, en la litografía convencional, la oblea se recubre con un producto químico llamado fotorresina ; luego, una máquina llamada alineador o stepper enfoca una imagen de máscara en la oblea usando luz de longitud de onda corta; las regiones expuestas (para la fotorresina "positiva") se lavan con una solución reveladora. Luego, la oblea se somete a un grabado donde se eliminan los materiales no protegidos por la máscara. Después de la eliminación u otro procesamiento, la fotorresina restante se elimina mediante decapado "en seco"/ incineración por plasma /incineración de fotorresina o mediante un decapado de fotorresina "húmedo". [ 144 ] El grabado húmedo se usó ampliamente en las décadas de 1960 y 1970, [ 145 ] [ 146 ] pero fue reemplazado por el grabado en seco/grabado por plasma a partir de los nodos de 10 micras a 3 micras. [ 147 ] [ 148 ] Esto se debe a que el grabado húmedo produce socavaduras (grabado debajo de capas de máscara o capas de resistencia con patrones). [ 149 ] [ 150 ] [ 151 ] El grabado en seco se ha convertido en la técnica de grabado dominante. [ 152 ]
  • La modificación de las propiedades eléctricas históricamente ha implicado el dopaje de fuentes y drenajes de transistores y polisilicio . El dopaje consiste en introducir impurezas en la estructura atómica de un material semiconductor para modificar sus propiedades eléctricas. Inicialmente,  se utilizó la difusión térmica con hornos a 900 a 1200 °C con gases que contenían dopantes para dopar obleas [ 153 ] [ 154 ] [ 155 ] y hubo resistencia contra la implantación iónica ya que todavía requería un horno separado [ 156 ] pero la implantación iónica finalmente prevaleció en la década de 1970 [ 157 ] ya que ofrece una mejor reproducibilidad de los resultados durante la fabricación de chips, [ 38 ] sin embargo, la difusión todavía se utiliza para fabricar células fotovoltaicas de silicio. [ 158 ] La implantación iónica es práctica debido a la alta sensibilidad de los dispositivos semiconductores a los átomos extraños, ya que la implantación iónica no deposita grandes cantidades de átomos. [ 38 ] Los procesos de dopaje con implantación iónica van seguidos de un recocido en horno [ 159 ] [ 38 ] o, en dispositivos avanzados, de un recocido térmico rápido (RTA) para activar los dopantes. El recocido se realizaba inicialmente a 500-700  °C, pero posteriormente se aumentó a 900-1100  °C. Los implantadores pueden procesar una sola oblea a la vez o varias, hasta 17, montadas en un disco giratorio. [ 38 ]

La modificación de las propiedades eléctricas ahora también abarca la reducción de la constante dieléctrica de un material en aislantes de baja constante dieléctrica mediante la exposición a luz ultravioleta en el procesamiento UV (UVP). La modificación se logra frecuentemente mediante oxidación , que puede llevarse a cabo para crear uniones semiconductor-aislante, como en la oxidación localizada de silicio ( LOCOS ) para fabricar transistores de efecto de campo de óxido metálico . Los chips modernos tienen hasta once o más niveles de metal producidos en más de 300 o más pasos de procesamiento secuenciados.

Una receta en la fabricación de semiconductores es una lista de condiciones bajo las cuales una oblea será procesada por una máquina específica en una etapa de procesamiento durante la fabricación. [ 160 ] La variabilidad del proceso es un desafío en el procesamiento de semiconductores, donde las obleas no se procesan de manera uniforme o la calidad o efectividad de los procesos realizados en una oblea no son uniformes en toda su superficie. [ 161 ]

Procesamiento al final de la línea (FEOL)

El procesamiento de obleas se divide en etapas FEOL y BEOL. El procesamiento FEOL se refiere a la formación de los transistores directamente en el silicio . La oblea cruda se diseña mediante el crecimiento de una capa de silicio ultrapuro, prácticamente libre de defectos, a través de epitaxia . [ 162 ] [ 163 ] En los dispositivos lógicos más avanzados , antes del paso de epitaxia de silicio, se realizan trucos para mejorar el rendimiento de los transistores que se van a construir. Un método consiste en introducir un paso de tensión en el que se deposita una variante de silicio como el silicio-germanio (SiGe). Una vez depositado el silicio epitaxial, la red cristalina se estira un poco, lo que resulta en una movilidad electrónica mejorada. Otro método, llamado tecnología de silicio sobre aislante , consiste en la inserción de una capa aislante entre la oblea de silicio cruda y la capa delgada de la posterior epitaxia de silicio. Este método da como resultado la creación de transistores con efectos parásitos reducidos . El equipo de semiconductores puede tener varias cámaras que procesan obleas en procesos como la deposición y el grabado. Muchos equipos manipulan las obleas entre estas cámaras en un entorno interno de nitrógeno o vacío para mejorar el control del proceso. [ 4 ] Históricamente, se utilizaban bancos húmedos con tanques que contenían soluciones químicas para la limpieza y el grabado de obleas. [ 164 ]

En el nodo de 90 nm, se introdujeron canales de transistores fabricados con ingeniería de tensión para mejorar la corriente de conducción en transistores PMOS mediante la introducción de regiones con silicio-germanio en el transistor. Lo mismo se hizo en transistores NMOS en el nodo de 20 nm. [ 127 ]

En 2007, Intel introdujo los transistores HKMG (high-k/metal gate) en el  nodo de 45 nm, que reemplazaron las compuertas de polisilicio que a su vez reemplazaron la tecnología de compuerta metálica (compuerta de aluminio) [ 165 ] en la década de 1970. [ 166 ] El dieléctrico de alta k como el óxido de hafnio (HfO 2 ) reemplazó al oxinitruro de silicio (SiON), para evitar grandes cantidades de corriente de fuga en el transistor y permitir la continua miniaturización o reducción de los transistores. Sin embargo, el HfO 2 no es compatible con las compuertas de polisilicio; requiere el uso de una compuerta metálica. Se utilizaron dos enfoques en la producción: compuerta primero y compuerta último. El proceso Gate-first consiste en depositar el dieléctrico de alta constante dieléctrica y luego el metal de puerta, como el nitruro de tantalio, cuya función de trabajo depende de si el transistor es NMOS o PMOS, la deposición de polisilicio, el patrón de la línea de puerta, la implantación iónica de la fuente y el drenaje, el recocido del dopante y la silicidación del polisilicio y la fuente y el drenaje. [ 167 ] [ 168 ] En las memorias DRAM, esta tecnología se adoptó por primera vez en 2015. [ 169 ]

Gate-last consistía en depositar primero el dieléctrico High-κ , crear compuertas ficticias, fabricar fuentes y drenajes por deposición de iones y recocido de dopantes, depositar un "dieléctrico entre niveles (ILD)" y luego pulir, y eliminar las compuertas ficticias para reemplazarlas con un metal cuya función de trabajo dependía de si el transistor era NMOS o PMOS, creando así la compuerta metálica. Un tercer proceso, la silicidación completa (FUSI) [ 170 ] no se llevó a cabo debido a problemas de fabricación. [ 171 ] Gate-first se volvió dominante en el nodo de 22 nm/20 nm. [ 172 ] [ 173 ] HKMG se ha extendido de transistores planares para su uso en FinFET y transistores de nanohojas. [ 174 ] El oxinitruro de silicio de hafnio también se puede utilizar en lugar del óxido de hafnio. [ 175 ] [ 176 ] [ 4 ] [ 177 ] [ 178 ]

Desde el nodo de 16  nm/14  nm, el grabado de capas atómicas (ALE) se utiliza cada vez más para el grabado, ya que ofrece mayor precisión que otros métodos. En producción, se suele utilizar el ALE por plasma, que elimina materiales de forma unidireccional, creando estructuras con paredes verticales. El ALE térmico también puede utilizarse para eliminar materiales de forma isotrópica, en todas las direcciones simultáneamente, pero sin la capacidad de crear paredes verticales. El ALE por plasma se adoptó inicialmente para el grabado de contactos en transistores, y desde el nodo de 7 nm también se utiliza para crear estructuras de transistores mediante grabado. [ 126 ]

Óxido de puerta e implantes

Tras la ingeniería de la superficie frontal, se procede al crecimiento del dieléctrico de puerta (tradicionalmente dióxido de silicio ), al modelado de la puerta, del modelado de las regiones de fuente y drenaje, y a la posterior implantación o difusión de dopantes para obtener las propiedades eléctricas complementarias deseadas. En los dispositivos de memoria de acceso aleatorio dinámico (DRAM), los condensadores de almacenamiento también se fabrican en esta etapa, generalmente apilados sobre el transistor de acceso (el fabricante de DRAM Qimonda , ahora desaparecido, implementaba estos condensadores con surcos grabados profundamente en la superficie del silicio).

Procesamiento al final de la línea (BEOL)

Capas metálicas

Una vez creados los distintos dispositivos semiconductores , deben interconectarse para formar los circuitos eléctricos deseados. Esto se produce en una serie de pasos de procesamiento de obleas conocidos colectivamente como BEOL (que no debe confundirse con la fabricación de la parte posterior del chip, que se refiere a las etapas de empaquetado y prueba). El procesamiento BEOL implica la creación de cables de interconexión metálicos que están aislados por capas dieléctricas. El material aislante ha sido tradicionalmente una forma de SiO₂ o un vidrio de silicato , pero se están utilizando nuevos materiales de baja constante dieléctrica , también llamados dieléctricos de baja κ (como el oxicarburo de silicio), que normalmente proporcionan constantes dieléctricas de alrededor de 2,7 (en comparación con 3,82 para el SiO₂ ) , aunque se están ofreciendo a los fabricantes de chips materiales con constantes tan bajas como 2,2.

BEoL se ha utilizado desde 1995 en los nodos de 350  nm y 250  nm (nodos de 0,35 y 0,25  micras), al mismo tiempo que se empezó a emplear el pulido químico-mecánico. En ese momento, las dos capas metálicas para la interconexión, también llamadas metalización [ 179 ] , eran lo último en tecnología. [ 180 ]

Desde el nodo de 22 nm, algunos fabricantes han añadido un nuevo proceso llamado middle-of-line (MOL), que conecta los transistores con el resto de la interconexión realizada en el proceso BEoL. El MOL suele basarse en tungsteno y tiene capas superior e inferior: la capa inferior conecta las uniones de los transistores, y la capa superior, que es un conector de tungsteno, conecta los transistores a la interconexión. Intel, en el nodo de 10 nm, introdujo el contacto sobre la compuerta activa (COAG), que, en lugar de colocar el contacto para conectar el transistor cerca de la compuerta del transistor, lo coloca directamente sobre la compuerta del transistor para mejorar la densidad de transistores. [ 181 ]

Interconexión

Detalle sintético de una celda estándar a través de cuatro capas de interconexión de cobre planarizado, hasta el polisilicio (rosa), los pozos (grisáceos) y el sustrato (verde).

Históricamente, los cables metálicos se han compuesto de aluminio . En este método de cableado (a menudo llamado aluminio sustractivo ), primero se depositan películas de aluminio, se les da forma y luego se graban, dejando cables aislados. Posteriormente, se deposita material dieléctrico sobre los cables expuestos. Las distintas capas metálicas se interconectan mediante el grabado de orificios (llamados " vías") en el material aislante y la posterior deposición de tungsteno en ellos con una técnica CVD utilizando hexafluoruro de tungsteno ; este método aún se puede utilizar (y a menudo se utiliza) en la fabricación de muchos chips de memoria, como la memoria de acceso aleatorio dinámico (DRAM), porque el número de niveles de interconexión puede ser pequeño (no más de cuatro). En ocasiones, el aluminio se aleaba con cobre para evitar la recristalización. También se utilizaba oro en las interconexiones de los primeros chips. [ 182 ]

Más recientemente, a medida que el número de niveles de interconexión para la lógica ha aumentado sustancialmente debido a la gran cantidad de transistores que ahora están interconectados en un microprocesador moderno , el retardo de tiempo en el cableado se ha vuelto tan significativo que ha impulsado un cambio en el material del cableado (de aluminio a capa de interconexión de cobre ) [ 183 ] ​​junto con un cambio en el material dieléctrico en la interconexión (de dióxido de silicio a nuevos aislantes de baja κ ). [ 184 ] [ 185 ] Esta mejora del rendimiento también viene con un costo reducido a través del procesamiento damasceno , que elimina pasos de procesamiento. A medida que aumenta el número de niveles de interconexión, se requiere la planarización de las capas anteriores para asegurar una superficie plana antes de la litografía posterior. Sin ella, los niveles se volverían cada vez más torcidos, extendiéndose fuera de la profundidad de enfoque de la litografía disponible, y por lo tanto interfiriendo con la capacidad de patrón. La CMP ( planarización químico-mecánica ) es el método de procesamiento principal para lograr dicha planarización, aunque el grabado en seco posterior todavía se emplea a veces cuando el número de niveles de interconexión no es más de tres. Las interconexiones de cobre utilizan una capa de barrera eléctricamente conductora para evitar que el cobre se difunda ("envenene") en su entorno, a menudo hecha de nitruro de tantalio. [ 186 ] [ 181 ] En 1997, IBM fue la primera en adoptar interconexiones de cobre. [ 187 ]

En 2014, Applied Materials propuso el uso de cobalto en interconexiones en el nodo de 22 nm, utilizado para encapsular interconexiones de cobre en cobalto para prevenir la electromigración, reemplazando el nitruro de tantalio ya que necesita ser más grueso que el cobalto en esta aplicación. [ 181 ] [ 188 ]

Metrología de obleas

La naturaleza altamente serializada del procesamiento de obleas ha aumentado la demanda de metrología entre las distintas etapas del proceso. Por ejemplo, la metrología de películas delgadas basada en elipsometría o reflectometría se utiliza para controlar con precisión el espesor del óxido de puerta, así como el espesor, el índice de refracción y el coeficiente de extinción de la fotorresina y otros recubrimientos. [ 189 ] Los equipos/herramientas de metrología de obleas, o herramientas de inspección de obleas, se utilizan para verificar que las obleas no hayan sido dañadas por etapas de procesamiento anteriores hasta el momento de la prueba; si han fallado demasiados chips en una oblea, se desecha toda la oblea para evitar los costos de un procesamiento posterior. La metrología virtual se ha utilizado para predecir las propiedades de las obleas basándose en métodos estadísticos sin realizar la medición física en sí. [ 2 ]

Prueba del dispositivo

Una vez finalizado el proceso de fabricación, los dispositivos semiconductores o chips se someten a diversas pruebas eléctricas para determinar su correcto funcionamiento. El porcentaje de dispositivos en la oblea que funcionan correctamente se denomina rendimiento . Los fabricantes suelen ser discretos respecto a sus rendimientos, [ 190 ] pero este puede ser tan bajo como el 30%, lo que significa que solo el 30% de los chips en la oblea funcionan según lo previsto. La variación del proceso es una de las muchas razones del bajo rendimiento. Las pruebas se realizan para evitar que los chips defectuosos se ensamblen en paquetes relativamente costosos.

El rendimiento suele estar relacionado, pero no necesariamente, con el tamaño del dispositivo (chip o matriz). Por ejemplo, en diciembre de 2019, TSMC anunció un rendimiento promedio de ~80%, con un rendimiento máximo por oblea de >90% para sus chips de prueba de 5 nm con un tamaño de matriz de 17,92  mm² . El rendimiento bajó al 32% con un aumento en el tamaño de la matriz a 100 mm²  . [ 191 ] El número de defectos críticos en una oblea, independientemente del tamaño de la matriz, se puede observar como la densidad de defectos (o D₀ ) de la oblea por unidad de área, generalmente cm² .

La fábrica prueba los chips en la oblea con un probador electrónico que presiona pequeñas sondas contra el chip. La máquina marca cada chip defectuoso con una gota de tinte. Actualmente, el marcado electrónico con tinte es posible si los datos de prueba de la oblea (resultados) se registran en una base de datos informática central y los chips se "clasifican" (es decir, se ordenan en contenedores virtuales) según límites de prueba predeterminados, como frecuencias/relojes de funcionamiento máximos, número de núcleos funcionales por chip, etc. Los datos de clasificación resultantes se pueden graficar o registrar en un mapa de la oblea para rastrear defectos de fabricación y marcar los chips defectuosos. Este mapa también se puede utilizar durante el ensamblaje y empaquetado de la oblea. La clasificación permite que los chips que de otro modo se rechazarían se reutilicen en productos de gama inferior, como es el caso de las GPU y las CPU, lo que aumenta el rendimiento del dispositivo, especialmente porque muy pocos chips son completamente funcionales (tienen todos los núcleos funcionando correctamente, por ejemplo). Los eFUSEs pueden utilizarse para desconectar partes de los chips, como los núcleos, ya sea porque no funcionaron correctamente durante la clasificación o como parte de la segmentación del mercado (utilizando el mismo chip para las gamas baja, media y alta). Los chips pueden tener piezas de repuesto para que puedan superar las pruebas incluso si tienen varias partes defectuosas.

Los chips también se vuelven a probar después del empaquetado, ya que pueden faltar los cables de conexión o el rendimiento analógico puede verse alterado por el empaquetado. Esto se conoce como la "prueba final". Los chips también pueden ser analizados mediante rayos X.

Por lo general, la fábrica cobra por el tiempo de prueba, con precios del orden de centavos por segundo. Los tiempos de prueba varían desde unos pocos milisegundos hasta un par de segundos, y el software de prueba está optimizado para reducir el tiempo de prueba. También es posible realizar pruebas en múltiples chips (en múltiples sitios), ya que muchos técnicos cuentan con los recursos para realizar la mayoría o la totalidad de las pruebas en paralelo y en varios chips a la vez.

Los chips suelen diseñarse con funciones de prueba, como cadenas de escaneo o autodiagnóstico integrado, para agilizar las pruebas y reducir los costos. En ciertos diseños que utilizan procesos de fabricación analógica especializados, las obleas también se recortan con láser durante las pruebas para lograr valores de resistencia muy uniformes, según lo especificado en el diseño.

Los buenos diseños intentan probar y gestionar estadísticamente los casos extremos (comportamientos extremos del silicio causados ​​por una alta temperatura de funcionamiento combinada con los extremos de los pasos del proceso de fabricación). La mayoría de los diseños pueden gestionar al menos 64 casos extremos.

Rendimiento del dispositivo

El rendimiento del dispositivo o rendimiento del chip es la cantidad de chips o chips que funcionan en una oblea, expresado en porcentaje, ya que la cantidad de chips en una oblea (chips por oblea, DPW) puede variar según el tamaño de los chips y el diámetro de la oblea. La degradación del rendimiento es una reducción en el rendimiento, que históricamente se debía principalmente a las partículas de polvo; sin embargo, desde la década de 1990, la degradación del rendimiento se debe principalmente a la variación del proceso, al proceso en sí y a las herramientas utilizadas en la fabricación de chips, aunque el polvo sigue siendo un problema en muchas fábricas antiguas. Las partículas de polvo tienen un efecto creciente en el rendimiento a medida que se reducen los tamaños de las características con los procesos más nuevos. La automatización y el uso de minientornos dentro de los equipos de producción, FOUP y SMIF han permitido una reducción de los defectos causados ​​por las partículas de polvo. El rendimiento del dispositivo debe mantenerse alto para reducir el precio de venta de los chips que funcionan, ya que estos deben pagar por los chips que fallaron, y para reducir el costo del procesamiento de la oblea. El rendimiento también puede verse afectado por el diseño y la operación de la fábrica.

Es necesario un control estricto de los contaminantes y del proceso de producción para aumentar el rendimiento. Los contaminantes pueden ser químicos o partículas de polvo. Los "defectos críticos" son aquellos causados ​​por partículas de polvo que provocan la falla total del dispositivo (como un transistor). También existen defectos inofensivos. Una partícula debe tener 1/5 del tamaño de una característica para causar un defecto crítico. Por lo tanto, si una característica tiene 100  nm de diámetro, una partícula solo necesita tener 20  nm de diámetro para causar un defecto crítico. La electricidad electrostática también puede afectar negativamente el rendimiento. Los contaminantes o impurezas químicas incluyen metales pesados ​​como hierro, cobre, níquel, zinc, cromo, oro, mercurio y plata; metales alcalinos como sodio, potasio y litio; y elementos como aluminio, magnesio, calcio, cloro, azufre, carbono y flúor. Es importante que estos elementos no permanezcan en contacto con el silicio, ya que podrían reducir el rendimiento. Se pueden utilizar mezclas químicas para eliminar estos elementos del silicio; diferentes mezclas son efectivas contra diferentes elementos.

Se utilizan varios modelos para estimar el rendimiento. Estos son el modelo de Murphy, el modelo de Poisson, el modelo binomial, el modelo de Moore y el modelo de Seeds. No existe un modelo universal; se debe elegir un modelo en función de la distribución real del rendimiento (la ubicación de los chips defectuosos). Por ejemplo, el modelo de Murphy supone que la pérdida de rendimiento se produce más en los bordes de la oblea (los chips que no funcionan se concentran en los bordes de la oblea), el modelo de Poisson supone que los chips defectuosos se distribuyen de forma relativamente uniforme a lo largo de la oblea, y el modelo de Seeds supone que los chips defectuosos se agrupan. [ 192 ]

Los chips más pequeños cuestan menos de producir (ya que caben más en una oblea, y las obleas se procesan y se cotizan en su conjunto), y pueden ayudar a lograr mayores rendimientos, ya que los chips más pequeños tienen menor probabilidad de presentar defectos, debido a su menor área superficial en la oblea. Sin embargo, los chips más pequeños requieren características más pequeñas para lograr las mismas funciones que los chips más grandes o superarlas, y las características más pequeñas requieren una menor variación del proceso y una mayor pureza (menor contaminación) para mantener altos rendimientos. Se utilizan herramientas de metrología para inspeccionar las obleas durante el proceso de producción y predecir el rendimiento, por lo que las obleas que se prevé que tengan demasiados defectos pueden desecharse para ahorrar en costos de procesamiento. [ 190 ]

Preparación del troquel

Una vez probada, una oblea normalmente se reduce en grosor en un proceso también conocido como "backlap", [ 119 ] : 6 "backfinish", "wafer backgrind" o "wafer thinning" [ 193 ] antes de que la oblea se marque y luego se rompa en chips individuales, un proceso conocido como wafer dicing . Solo los chips buenos y sin marcar se empaquetan.

Embalaje

Después de probar la funcionalidad de los chips y clasificarlos, se empaquetan. El empaquetado en plástico o cerámica implica el montaje del chip, la conexión de las almohadillas de conexión a los pines del paquete y el sellado del chip. Se utilizan pequeños hilos de conexión para unir las almohadillas a los pines. Antiguamente (en la década de 1970), los hilos se conectaban a mano, pero ahora se utilizan máquinas especializadas. Tradicionalmente, estos hilos estaban compuestos de oro, que conducía a un marco de conexión (pronunciado "marco de plomo") de cobre chapado en soldadura ; el plomo es tóxico, por lo que ahora la normativa RoHS exige marcos de conexión sin plomo . Tradicionalmente, las almohadillas de conexión se ubican en los bordes del chip; sin embargo, el empaquetado Flip-chip permite colocar las almohadillas de conexión en toda la superficie del chip.

El encapsulado a escala de chip (CSP) es otra tecnología de encapsulado. Un encapsulado de plástico de doble hilera , como la mayoría de los encapsulados, es muchas veces más grande que el chip real que se encuentra en su interior, mientras que los chips CSP tienen casi el tamaño del chip; se puede construir un CSP para cada chip antes de cortar la oblea.

Los chips empaquetados se vuelven a probar para asegurar que no se dañaron durante el empaquetado y que la operación de interconexión entre el chip y el pin se realizó correctamente. Luego, un láser graba el nombre y los números del chip en el paquete. Los pasos que involucran la prueba y el empaquetado de los chips, seguidos de la prueba final de los chips terminados y empaquetados, se denominan back end, [ 119 ] post-fab, [ 194 ] ATMP (Assembly, Test, Marking, and Packaging) [ 195 ] o ATP (Assembly, Test and Packaging) de la fabricación de semiconductores, y pueden ser llevados a cabo por empresas OSAT (OutSourced Assembly and Test) que son independientes de las fundiciones de semiconductores. Una fundición es una empresa o fábrica que realiza procesos de fabricación como la fotolitografía y el grabado que forman parte del front end de la fabricación de semiconductores. [ 196 ]

Materiales peligrosos

En el proceso de fabricación se utilizan muchos materiales tóxicos. [ 197 ] Estos incluyen:

Es fundamental que los trabajadores no estén expuestos directamente a estas sustancias peligrosas. El alto grado de automatización común en la industria de fabricación de circuitos integrados ayuda a reducir los riesgos de exposición. La mayoría de las instalaciones de fabricación emplean sistemas de gestión de gases de escape, como depuradores húmedos, combustores, cartuchos absorbedores calentados, etc., [ 202 ] [ 203 ] [ 204 ] para controlar el riesgo para los trabajadores y el medio ambiente.

Véase también

Referencias

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Lecturas adicionales

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  • Yoshio, Nishi (2017). Manual de tecnología de fabricación de semiconductores . CRC Press.
  • Glosario de la industria de semiconductores. Archivado el 26 de septiembre de 2023 en Wayback Machine.
  • Calentamiento de la oblea
  • Diseño de un plato calefactado para equipos de procesamiento de semiconductores
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